CN104599992A - 闪存产品自对准光刻工艺测试方法 - Google Patents

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Abstract

本发明提供了一种闪存产品自对准光刻工艺测试方法，包括：第一步骤：利用闪存产品的制造工艺制造测试键结构；第二步骤：对测试键结构的电阻参数值进行测量，并且根据测量到的电阻参数值来判断自对准光刻工艺下与浮栅关联的氮化硅层的关键尺寸的精确度以及与浮栅关联的氮化硅层的前后掩模版对准情况。

Description

闪存产品自对准光刻工艺测试方法
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种闪存产品自对准光刻工艺测试方法。
背景技术
闪存产品的调节闪存单元的阀值电压的半导体层的减版过程可以通过其他现有层数来实现。闪存产品芯片在制造中,一般，客户是按照掩模版的层数来支付制造费用的，由此可以通过减版来降低制造费用，从而降低闪存产品的总体成本。
在此减版过程中，浮栅的氮化硅层的关键尺寸和前后掩模版的对准情况就表现地至关重要。
但是，现有技术中，还没有相关的能够有效地测试自对准光刻工艺下与浮栅关联的氮化硅层(在制造中，浮栅实际上是借助该层氮化硅层的后续自对准制程得到的材质而定义的)的关键尺寸以及与浮栅关联的氮化硅层的前后掩模版对准情况的技术方案。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够有效地测试自对准光刻工艺下浮栅的氮化硅层的关键尺寸以及浮栅的氮化硅层的前后掩模版对准情况的采用半导体测试键器件结构的闪存产品自对准光刻工艺测试方法。
为了实现上述技术目的，根据本发明，提供了一种闪存产品自对准光刻工艺测试方法，包括：第一步骤：利用闪存产品的制造工艺制造测试键结构；第二步骤：对测试键结构的电阻参数值进行测量，并且根据测量到的电阻参数值来判断自对准光刻工艺下与浮栅关联的氮化硅层的关键尺寸的精确度以及与浮栅关联的氮化硅层的前后掩模版对准情况。
优选地，第一步骤包括：形成与浮栅关联的氮化硅层的第一掩模结构，其中利用第一掩模结构中的第一长条形开口和第二长条形开口；形成与闪存单元的有源区相关的第二掩模结构；利用第一掩模结构和第二掩模结构分别形成氮化硅层的图案以及有源区的图案，其中第一掩模结构的第一长条形开口所对应的区域完全落在第二掩模区域内，而第一掩模结构的第二长条形开口所对应的区域部分地落在第二掩模区域内,部分落在第二掩模区域外；在第一长条形开口两端所对应的测试键区域形成第一接触区，而且在第二长条形开口两端所对应的测试键区域形成第二接触区。
优选地，第二步骤包括：测量第一长条形开口两端所对应的测试键区域形成的第一接触区之间的第一电阻值，并利用第一电阻值来判断自对准光刻工艺下与浮栅关联的氮化硅层的关键尺寸的精确度。
优选地，第二步骤包括：测量第二长条形开口两端所对应的测试键区域形成的第二接触区之间的第一电阻值，并利用第二电阻值来判断与浮栅关联的氮化硅层的前后掩模版对准情况。
本发明提供了一种能够有效地测试自对准光刻工艺下浮栅的氮化硅层的关键尺寸以及浮栅的氮化硅层的前后掩模版对准情况的采用半导体测试键器件结构的闪存产品自对准光刻工艺测试方法。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1示意性地示出了根据本发明优选实施例的闪存产品自对准光刻工艺测试方法采用的浮栅氮化硅层掩模的结构。
图2示意性地示出了根据本发明优选实施例的闪存产品自对准光刻工艺测试方法采用的有源区掩模的结构。
图3示意性地示出了根据本发明优选实施例的闪存产品自对准光刻工艺测试方法采用的掩模对应位置的结构示意。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
参见附图1至3，根据本发明优选实施例的闪存产品自对准光刻工艺测试方法包括：
第一步骤：利用闪存产品的制造工艺制造测试键结构；
第二步骤：对测试键结构的电阻参数值进行测量，并且根据测量到的电阻参数值来判断自对准光刻工艺下与浮栅关联的氮化硅层的关键尺寸的精确度以及与浮栅关联的氮化硅层的前后掩模版对准情况。
其中，参见附图1至3，第一步骤的利用闪存产品的制造工艺制造测试键结构的步骤包括：
形成与浮栅关联的氮化硅层的第一掩模结构100，其中形成第一掩模结构中的第一长条形开口101和第二长条形开口102，如图1所示；
形成与闪存单元的有源区相关的第二掩模结构200，如图2所示；
利用第一掩模结构100和第二掩模结构200分别形成氮化硅层的图案以及有源区的图案，其中第二掩模结构200的第一长条形开口101所对应的区域完全落在第二掩模结构200所对应的区域内；而第二掩模结构200的第二长条形开口102所对应的区域部分地落在第二掩模结构200所对应的区域内,部分落在第二掩模200所对应的区域外，如图3所示(需要说明的是，图3仅仅用于显示各个元素之间的位置关系)；
在第一长条形开口101两端所对应的测试键区域形成第一接触区300，而且在第二长条形开口102两端所对应的测试键区域形成第二接触区400。
相应的，第二步骤包括：
测量第一长条形开口101两端所对应的测试键区域形成的第一接触区300之间的第一电阻值，并利用第一电阻值来判断自对准光刻工艺下与浮栅关联的氮化硅层的关键尺寸的精确度
测量第二长条形开口102两端所对应的测试键区域形成的第二接触区400之间的第一电阻值，并利用第二电阻值来判断与浮栅关联的氮化硅层的前后掩模版对准情况。
由此，本发明提供了一种能够有效地测试自对准光刻工艺下浮栅的氮化硅层的关键尺寸以及浮栅的氮化硅层的前后掩模版对准情况的采用半导体测试键器件结构的闪存产品自对准光刻工艺测试方法。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种闪存产品自对准光刻工艺测试方法，其特征在于包括：
第一步骤：利用闪存产品的制造工艺制造测试键结构；
第二步骤：对测试键结构的电阻参数值进行测量。
2.根据权利要求1所述的闪存产品自对准光刻工艺测试方法，其特征在于，第二步骤进一步包括：根据测量到的电阻参数值来判断自对准光刻工艺下与浮栅关联的氮化硅层的关键尺寸的精确度以及与浮栅关联的氮化硅层的前后掩模版对准情况。
3.根据权利要求1或2所述的闪存产品自对准光刻工艺测试方法，其特征在于，第一步骤包括：
形成与浮栅关联的氮化硅层的第一掩模结构。
4.根据权利要求3所述的闪存产品自对准光刻工艺测试方法，其特征在于，第一步骤进一步包括：
形成第一掩模结构中的第一长条形开口和第二长条形开口。
5.根据权利要求4所述的闪存产品自对准光刻工艺测试方法，其特征在于，第一步骤进一步包括：
形成与闪存单元的有源区相关的第二掩模结构。
6.根据权利要求5所述的闪存产品自对准光刻工艺测试方法，其特征在于，第一步骤进一步包括：
利用第一掩模结构和第二掩模结构分别形成氮化硅层的图案以及有源区的图案，其中第一掩模结构的第一长条形开口所对应的区域完全落在第二掩模区域内，而第一掩模结构的第二长条形开口所对应的区域部分地落在第二掩模区域内,部分落在第二掩模区域外。
7.根据权利要求6所述的闪存产品自对准光刻工艺测试方法，其特征在于，第一步骤进一步包括：
在第一长条形开口两端所对应的测试键区域形成第一接触区，而且在第二长条形开口两端所对应的测试键区域形成第二接触区。
8.根据权利要求3所述的闪存产品自对准光刻工艺测试方法，其特征在于，第二步骤包括：测量第一长条形开口两端所对应的测试键区域形成的第一接触区之间的第一电阻值，并利用第一电阻值来判断自对准光刻工艺下与浮栅关联的氮化硅层的关键尺寸的精确度。
9.根据权利要求3所述的闪存产品自对准光刻工艺测试方法，其特征在于，第二步骤包括：
测量第二长条形开口两端所对应的测试键区域形成的第二接触区之间的第一电阻值。
10.根据权利要求8所述的闪存产品自对准光刻工艺测试方法，其特征在于，第二步骤进一步包括：利用第二电阻值来判断与浮栅关联的氮化硅层的前后掩模版对准情况。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108831842A (zh) * 2018-06-08 2018-11-16 上海华虹宏力半导体制造有限公司 检测对准偏移的方法
CN116864490A (zh) * 2023-07-04 2023-10-10 深圳市美浦森半导体有限公司 沟槽mosfet的接触孔光刻对准精度监测结构及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055852A (zh) * 2006-04-12 2007-10-17 中芯国际集成电路制造(上海)有限公司 通过自对准形成多晶硅浮栅结构的方法
CN101145534A (zh) * 2006-09-13 2008-03-19 上海华虹Nec电子有限公司 监控两层多晶硅叠栅未对准的方法
CN102623320A (zh) * 2012-03-22 2012-08-01 上海华力微电子有限公司 一种表征多层栅极中多晶硅电阻的方法
CN102969280A (zh) * 2012-11-30 2013-03-13 上海宏力半导体制造有限公司 提高半导体器件可微缩性的方法
CN103887224A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种形成浅沟槽隔离的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055852A (zh) * 2006-04-12 2007-10-17 中芯国际集成电路制造(上海)有限公司 通过自对准形成多晶硅浮栅结构的方法
CN101145534A (zh) * 2006-09-13 2008-03-19 上海华虹Nec电子有限公司 监控两层多晶硅叠栅未对准的方法
CN102623320A (zh) * 2012-03-22 2012-08-01 上海华力微电子有限公司 一种表征多层栅极中多晶硅电阻的方法
CN102969280A (zh) * 2012-11-30 2013-03-13 上海宏力半导体制造有限公司 提高半导体器件可微缩性的方法
CN103887224A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种形成浅沟槽隔离的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108831842A (zh) * 2018-06-08 2018-11-16 上海华虹宏力半导体制造有限公司 检测对准偏移的方法
CN116864490A (zh) * 2023-07-04 2023-10-10 深圳市美浦森半导体有限公司 沟槽mosfet的接触孔光刻对准精度监测结构及方法
CN116864490B (zh) * 2023-07-04 2024-04-02 深圳市美浦森半导体有限公司 沟槽mosfet的接触孔光刻对准精度监测结构及方法

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