CN104581174A - 一种适用于hevc标准的高吞吐率dct和idct硬件复用结构 - Google Patents

Abstract

本发明属于高清数字视频压缩编解码技术领域，具体为一种适用于HEVC视频编码标准下可配置的高吞吐率的DCT与IDCT硬件复用架构。DCT能够去除图像的空间冗余信息，提高图像的压缩效率，IDCT是DCT的逆过程，编码器中需要DCT和IDCT计算，解码器中需要IDCT计算，通过一定的算法改进DCT和IDCT可以用一套硬件实现，相比于DCT和IDCT的分立实现，复用结构可以大大减小硬件开销。发明基于变换单元（TU）进行，支持HEVC允许的4种TU大小（4x4、8x8、16x16、32x32）并可实现固定的吞吐率，可同时支持DCT和IDCT。发明可以有效的减小DCT与IDCT的硬件实现开销并实现固定的高吞吐率，从而高效的实现高清视频的实时编码。

Description

一种适用于HEVC标准的高吞吐率DCT和IDCT硬件复用结构

技术领域

本发明属于高清数字视频压缩编解码技术领域，针对HEVC视频编解码标准，具体涉及一种适用于HEVC视频编码标准下视频编码器和解码器中可配置的高吞吐率DCT/IDCT硬件复用结构。

背景技术

HEVC(High Efficiency Video Coding)是由国际电信组织(ITU)和运动图像专家组(MPEG)联合成立的组织JCTVC提出的下一代视频编解码标准。目标是在相同的视觉效果的前提下，相比于上一代标准H.264/AVC，压缩率提高一倍。压缩率的提高是以计算复杂度的成倍提高为代价。

绝大部分图像中直流和低频区占很大一部分，而高频区则占很小一部分。DCT变换可将图像从空间域变换到频域，产生相关性很小的一些变换系数，有利于图像压缩。IDCT是DCT的逆过程，应用于解码端为进一步提高图像压缩律，HEVC编码标准支持16x16和32x32的二维整形DCT/IDCT。

HEVC规定了4x4,8x8,16x16,32x32的DCT/IDCT所使用的矩阵。这些矩阵有如下规律：偶数行元素左右对称，奇数行元素左右反对称，偶数行元素组成的矩阵还可继续分解。N点DCT和IDCT矩阵A_N和A_N ^T可按下式进行分解：

$A_N=P_N*\left[\begin{array}{cc}{A}_{N/2}& 0\\ 0& R_{N/2}\end{array}\right]*B_N$

${A_N}^T=B_N*\left[\begin{array}{cc}{A_{N/2}}^T& 0\\ 0& {R_{N/2}}^T\end{array}\right]*{P_N}^T---\left(1\right)$

其中，P_N和P_N ^T可实现排序功能，P_N ^T为P_N的转置，P_N具体如下：

$\begin{array}{ccc}{P}_N(i,j)=1& \mathrm{for}& i=2*\mathrm{jori}=(j-N/2)*2+1;\\ =0& & \mathrm{otherwise};\end{array}$

B_N和B_N ^T实现蝶形运算的功能，具体如下：

其中，E_N/2为单位对角矩阵，为反对角单位矩阵。

A_N/2和A_N/2 ^T分别为N/2点DCT和IDCT矩阵，可以继续分解。R_N/2为从N点DCT矩阵的奇数行中提取的矩阵，R_N/2 ^T为R_N/2的转置矩阵。

DCT和IDCT模块是编解码系统性能的瓶颈所在，为了达到对高清视频实时编解码的要求，提高DCT和IDCT模块的性能十分必要。

发明内容

本发明的目的在于提出一种可以克服现有技术不足，适用于HEVC视频编码标准下视频编码器和解码器中可配置的高吞吐率DCT和IDCT硬件复用结构。

本发明提出高吞吐率DCT和IDCT硬件复用结构，其硬件结构是可配置的，可由四种基本的硬件结构单元组成：①PE_N(N点排序单元，具体顺序视DCT和IDCT而定)；②A4/A4^T(4点DCT和IDCT硬件复用单元)；③RN/RN^T(N点奇数矩阵计算单元)；④BE_N(N点蝶形单元)。

DCT和IDCT硬件复用结构，同时支持DCT和IDCT运算，固定吞吐率为32piexs/cycle，可同时处理8条4X4的输入，4条8x8的输入，2条16x16的输入，1条32x32的输入。以A4和A₄ ^T为基本单元，X表示输入，Y表示相应的DCT或IDCT的输出。公式(2)-(5)显示了实现固定吞吐率32piexs/cycle的DCT需要的硬件，公式(6)-(9)显示了实现固定吞吐率32piexs/cycle的IDCT需要的硬件。不同尺寸的DCT和IDCT之间部分硬件可以共享。

[Y0₄₀ ^T，Y0₄₁ ^T，Y0₄₂ ^T，Y0₄₃ ^T，Y1₄₀ ^T，Y1₄₁ ^T，Y1₄₂ ^T，Y1₄₃ ^T]^T＝

diag(A₄，A₄，A₄，A₄，A₄，A₄，A₄，A₄)*[X0₄₀ X0₄₁ X0₄₂ X0₄₃ X1₄₀ X1₄₁ X1₄₂ X1₄₃]^T (2)

[Y₈₀ ^T，Y₈₁ ^T，Y₈₂ ^T，Y₈₃ ^T]^T＝diag(A₈，A₈，A₈，A₈)*[X₈₀ X₈₁ X₈₂ X₈₃]^T

diag(P₈，P₈，P₈，P₈)*diag(A₄，R₄，A₄，R₄，A₄，R₄，A₄，R₄)*diag(B₈，B₈，B₈，B₈)*[X₈₀ X₈₁ X₈₂ X₈₃]^T (3)

[Y₁₆₀ ^T，Y₁₆₁ ^T]^T＝diag(A₁₆，A₁₆)*[X₁₆₀ X₁₆₁]^T

＝diag(P₁₆，P₁₆)*diag(A₈，R₈，A₈，R₈)*diag(B₁₆，B₁₆)*[X₁₆₀ X₁₆₁]^T

＝diag(P₁₆，P₁₆)*diag(P₈，E₈，P₈，E₈)*diag(A₄，R₄，R₈，A₄，R₄，R₈)*diag(B₈，E₈，B₈，E₈)*

diag(B₁₆，B₁₆)*[X₁₆₀ X₁₆₁]^T (4)

Y₃₂＝A₃₂*X₃₂ ^T＝P₃₂*diag(A₁₆，R₁₆)*B₃₂*X₃₂ ^T

＝P₃₂*diag(P₁₆，E₁₆)*diag(A₈，R₈，R₁₆)*diag(B₁₆，E₁₆)*B₃₂*X₃₂ ^T＝

P₃₂*diag(P₁₆，E₁₆)*diag(P₈，E₂₄)*diag(A₄，R₄，R₈，R₁₆)*diag(B₈，E₂₄)*diag(B₁₆，E₁₆)*B₃₂*X₃₂ ^T

(5)

[Y0₄₀ ^T，Y0₄₁ ^T，Y0₄₂ ^T，Y0₄₃ ^T，Y1₄₀ ^T，Y1₄₁ ^T，Y1₄₂ ^T，Y1₄₃ ^T]^T＝

diag(A₄ ^T，A₄ ^T，A₄ ^T，A₄ ^T，A₄ ^T，A₄ ^T，A₄ ^T，A₄ ^T)*[X0₄₀ X0₄₁ X0₄₂ X0₄₃ X1₄₀ X1₄₁ X1₄₂ X1₄₃]^T (6)

[Y₈₀ ^T，Y₈₁ ^T，Y₈₂ ^T，Y₈₃ ^T]^T＝diag(A₈ ^T，A₈ ^T，A₈ ^T，A₈ ^T)*[X₈₀ X₈₁ X₈₂ X₈₃]^T

＝diag(B₈，B₈，B₈，B₈)*diag(A₄ ^T，R₄ ^T，A₄ ^T，R₄ ^T，A₄ ^T，R₄ ^T，A₄ ^T，R₄ ^T)*diag(P₈ ^T，P₈ ^T，P₈ ^T，P₈ ^T)*

[X₈₀ X₈₁ X₈₂ X₈₃]^T (7)

[Y₁₆₀ ^T，Y₁₆₁ ^T]^T＝diag(A₁₆，A₁₆)*[X₁₆₀ X₁₆₁]^T

＝diag(B₁₆，B₁₆)*diag(A₈ ^T，R₈ ^T，A₈ ^T，R₈ ^T)*diag(P₁₆ ^T，P₁₆ ^T)*[X₁₆₀ X₁₆₁]^T

＝diag(B₁₆，B₁₆)*diag(B₈，E₈，B₈，E₈)*diag(A₄ ^T，R₄ ^T，R₈ ^T，A₄ ^T，R₄ ^T，R₈ ^T)*diag(P₈ ^T，E₈，P₈ ^T，E₈)*

diag(P₁₆ ^T，P₁₆ ^T)*[X₁₆₀ X₁₆₁]^T (8)

Y₃₂＝A_N ^T*X₃₂ ^T＝B₃₂*diag(B₁₆，E₁₆)*diag(B₈，E₈，E₈，E₈)

*diag(A₄ ^T，R₄ ^T，R₈ ^T，R₁₆ ^T)*diag(P₈ ^T，E₈，E₈，E₈)*diag(P₁₆ ^T，E₁₆)*P₃₂ ^T*X₃₂ ^T (9)

用于DCT计算的N点奇数矩阵(RN)和用于IDCT计算的N点奇数矩阵(RN^T)中对应位置的元素绝对值相同，符号不同。符号具有如下规律：偶数行中偶数列对应位置的元素符号相同，奇数列对应位置的元素符号不同；奇数行中偶数列对应位置的元素符号不同，奇数列对应位置的元素符号相同。RN和RN^T矩阵运算的硬件实现可以基于MCM(多常数乘法器)和log₂N级加法器树阵列实现。调整加法器树的输入顺序，并对第一级加法器的输出结果进行有选择的取反控制，即可实现RN和RN^T单元的硬件复用。

复用A4和A4^T，RN和RN^T(N＝4,8,16)的硬件单元和两套蝶形硬件单元及两套排序单元，可以得到DCT与IDCT复用模块的硬件结构。蝶形硬件单元包括一个BE_32模块，两个BE_16模块，四个BE_8模块。排序硬件单元包括一个PE_32模块，两个PE_16模块，四个PE_8模块。需要的矩阵运算单元包括八个A4和A4^T复用模块，四个R4和R4^T复用模块,，两个R8和R8^T复用模块，一个R16和R16^T复用模块。

附图说明

图1：DCT和IDCT复用结构。

图2：8点蝶形硬件模块。

图3：A4和A4^T复用模块。

图4：R4和R4^T复用模块。

具体实施方式

图1所示为可配置的高吞吐率DCT和IDCT可复用结构。size和inv为两个控制信号,当inv＝0时进行DCT操作，inv＝1时进行IDCT操作。size＝00时进行4x4一维DCT或IDCT运算，输入为8条4x4的图像；size＝01时进行8x8一维DCT或IDCT运算，输入为4条8x8的像素；size＝10时进行16x16一维DCT或IDCT运算，输入为2条16x16像素；size＝11时进行32x32的一维DCT或IDCT运算，输入为1条32x32的像素。

图2为BE_8模块，sel为控制信号，由size信号确定。当sel＝0时，信号直接通过BE_8模块；sel＝1时，模块对输入信号进行蝶形运算。

图3为A4和A4^T矩阵运算的硬件复用模块。inv为控制信号，当inv＝0时进行A4的矩阵运算；当inv＝1时进行A4^T的矩阵运算。

图4为R4和R4^T复用模块的硬件结构。图(a)所示为用于R4和R4^T矩阵运算模块的多常数乘法器结构。图(b)所示为R4和R4^T复用模块的具体硬件结构,inv为控制信号,inv＝0时进行关于R4的矩阵运算，inv＝1时进行关于R4^T的矩阵运算。R8和R8^T，R16和R16^T复用模块的硬件结构可以通过同样的方法得到。

Claims (2)

1.一种可配置的高吞吐率DCT和IDCT硬件复用结构，适用于HEVC视频编码标准下视频编码器和解码器，其特征在于由四种基本的硬件结构单元组成： N点排序单元，记为PE_N； 4点DCT和IDCT硬件复用单元，记为A4/A4^T； N点奇数矩阵计算单元，记为RN/RN^T；N点蝶形单元，记为BE_N；

以A4和为基本单元，X表示输入，Y表示相应的DCT或IDCT的输出，下述公式(2)-(5)显示实现固定吞吐率32piexs/cycle的DCT需要的硬件，公式(6)-(9)显示实现固定吞吐率32piexs/cycle的IDCT需要的硬件，不同尺寸的DCT和IDCT之间部分硬件共享：

。

2.根据权利要求1所述的可配置的高吞吐率DCT和IDCT硬件复用结构，其特征在于：

RN：用于DCT计算的N点奇数矩阵，和RN^T：用于IDCT计算的N点奇数矩阵中对应位置的元素绝对值相同，符号不同；符号具有如下规律：偶数行中偶数列对应位置的元素符号相同，奇数列对应位置的元素符号不同；奇数行中偶数列对应位置的元素符号不同，奇数列对应位置的元素符号相同；

RN和RN^T矩阵运算的硬件实现可以基于多常数乘法器和级加法器树阵列实现；调整加法器树的输入顺序，并对第一级加法器的输出结果进行有选择的取反控制，即实现RN和RN^T单元的硬件复用；

复用A4和A4^T，RN和RN^T的硬件单元和两套蝶形硬件单元及两套排序单元，得到DCT与IDCT复用模块的硬件结构，，N=4,8,16；蝶形硬件单元包括一个BE_32模块，两个BE_16模块，四个BE_8模块；排序硬件单元包括一个PE_32模块，两个PE_16模块，四个PE_8模块；需要的矩阵运算单元包括八个A4和A4^T复用模块，四个R4和R4^T复用模块,，两个R8和R8^T复用模块，一个R16和R16^T复用模块。