CN104576762B - 肖特基势垒二极管及其制造方法 - Google Patents
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Abstract
本发明公开了一种肖特基势垒二极管及其制造方法，属于半导体技术领域，解决了现有的肖特基势垒二极管的开启电压较高的技术问题。该肖特基势垒二极管，包括：N型碳化硅衬底；位于所述N型碳化硅衬底上的低掺杂N型外延层；位于所述低掺杂N型外延层上的高掺杂N型外延层；位于所述低掺杂N型外延层和所述高掺杂N型外延层中的P型高掺杂区；位于所述高掺杂N型外延层上的肖特基接触电极；位于所述N型碳化硅衬底下方的欧姆接触电极。本发明提供的肖特基势垒二极管能够更好的应用于高频电路。
Description
技术领域
本发明涉及半导体技术领域，具体地说，涉及一种肖特基势垒二极管及其制造方法。
背景技术
碳化硅(SiC)半导体材料是继第一代元素半导体材料(硅(Si))和第二代化合物半导体材料(砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)等)之后发展起来的第三代宽禁带半导体材料，它具有带隙宽、临界击穿电场高、热导率高、饱和电子漂移速率高、介电常数小、抗辐射能力强和化学稳定性好等优点，因此在高温、高频、光电子及抗辐射等方面具有巨大的应用潜能。
碳化硅材料的肖特基势垒二极管(Schottky Barrier Diode，简称SBD)是一种应用较广泛的二极管，通常包括从下至上叠层设置的欧姆接触电极、N型碳化硅衬底、低掺杂N型外延、肖特基接触电极，在低掺杂N型外延中形成有多个箱型结构的P型高掺杂区。但是，现有的肖特基势垒二极管的开启电压较高，一般在1.0V以上，使肖特基势垒二极管的导通电阻增大，因而增加了通态损耗，限制了肖特基势垒二极管的应用范围。
因此，开启电压较高是肖特基势垒二极管需要解决的一个重要技术问题。
发明内容
本发明的目的在于提供一种肖特基势垒二极管，以解决现有的肖特基势垒二极管的开启电压较高的技术问题。
本发明提供一种肖特基势垒二极管，包括：
N型碳化硅衬底；
位于所述N型碳化硅衬底上的低掺杂N型外延层；
位于所述低掺杂N型外延层上的高掺杂N型外延层；
位于所述低掺杂N型外延层和所述高掺杂N型外延层中的P型高掺杂区；
位于所述高掺杂N型外延层上的肖特基接触电极；
位于所述N型碳化硅衬底下方的欧姆接触电极。
进一步，所述高掺杂N型外延层的厚度小于电子平均自由程。
优选的，所述高掺杂N型外延层的掺杂浓度为1016原子/cm3量级至1017原子/cm3量级。
优选的，所述P型高掺杂区的掺杂浓度为1018原子/cm3量级至1019原子/cm3量级。
本发明还提供一种肖特基势垒二极管的制造方法，包括：
在所述N型碳化硅衬底上形成低掺杂N型外延层；
在所述低掺杂N型外延层上形成高掺杂N型外延层；
在所述低掺杂N型外延层和所述高掺杂N型外延层中形成P型高掺杂区；
在所述高掺杂N型外延层上形成肖特基接触电极；
在所述N型碳化硅衬底下形成欧姆接触电极。
其中，在所述低掺杂N型外延层上形成高掺杂N型外延层，具体为：
通过外延生长工艺，在所述低掺杂N型外延层上形成高掺杂N型外延层。
或者为：
通过离子注入工艺，在所述低掺杂N型外延层上形成高掺杂N型外延层。
进一步，所述高掺杂N型外延层的厚度小于电子平均自由程。
优选的，所述高掺杂N型外延层的掺杂浓度为1016原子/cm3量级至1017原子/cm3量级。
优选的，所述P型高掺杂区的掺杂浓度为1018原子/cm3量级至1019原子/cm3量级。
本发明带来了以下有益效果：本发明提供的肖特基势垒二极管中，在肖特基接触电极与低掺杂N型外延层之间设置了高掺杂N型外延层，改善了肖特基接触电极与半导体之间的界面特性，降低了肖特基接触电极一侧势垒的高度，从而降低了肖特基势垒二极管的开启电压，优化了肖特基势垒二极管的开关特性。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要的附图做简单的介绍：
图1是本发明实施例提供的肖特基势垒二极管的结构示意图；
图2是本发明实施例提供的肖特基势垒二极管中掺杂浓度的示意图；
图3是本发明实施例提供的肖特基势垒二极管的势垒高度的示意图；
图4a至图4g是本发明实施例提供的肖特基势垒二极管的制造过程的示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
如图1所示，本发明实施例提供的肖特基势垒二极管，包括：
本发明提供一种肖特基势垒二极管，包括：
N型碳化硅衬底1，其厚度通常可以为几百微米，由碳化硅和掺杂在其中的非金属杂质组成，掺杂浓度为1018至1019原子/cm3量级。
位于N型碳化硅衬底1上的低掺杂N型外延层2。低掺杂N型外延层2的厚度通常可以为几微米至几十微米，由碳化硅和掺杂在其中的杂质组成，掺杂浓度为1015原子/cm3量级至1016原子/cm3量级。
位于低掺杂N型外延层2上的高掺杂N型外延层3。高掺杂N型外延层3由碳化硅和掺杂在其中的杂质组成，其掺杂浓度应当高于低掺杂N型外延层2一个数量级以上，高掺杂N型外延层3的掺杂浓度优选为1016原子/cm3量级至1017原子/cm3量级。
位于低掺杂N型外延层2和高掺杂N型外延层3中的多个箱型结构的P型高掺杂区4。P型高掺杂区4的深度小于1微米，大于高掺杂N型外延3，且P型高掺杂区4的顶端与高掺杂N型外延层3的顶端齐平，底端位于低掺杂N型外延层2中。P型高掺杂区4的由碳化硅和掺杂在其中的杂质组成，掺杂浓度优选为1018原子/cm3量级至1019原子/cm3量级。
位于高掺杂N型外延层3上的肖特基接触电极5，以及位于N型碳化硅衬底2之下的欧姆接触电极6。
本发明实施例提供的肖特基势垒二极管中，在肖特基接触电极5与低掺杂N型外延层2之间设置了高掺杂N型外延层3，如图2所示，图2中纵轴表示肖特基接触电极5与高掺杂N型外延层3的接触面，纵轴左侧为肖特基接触电极5，纵轴右侧为高掺杂N型外延层3和低掺杂N型外延层2。纵轴的数值表示掺杂浓度，横轴的数值表示肖特基势垒二极管内与接触面之间的距离，横轴上的0-a段对应高掺杂N型外延层3的厚度，a点右侧的部分对应低掺杂N型外延层2。从图2中可以看出，高掺杂N型外延层3内的掺杂浓度n2约为低掺杂N型外延2内掺杂浓度n1的一个数量级以上。
通过设置高掺杂N型外延层3，能够改善肖特基接触电极5与半导体之间的界面特性，降低了肖特基接触电极5一侧势垒的高度，如图3所示，图2中纵轴表示肖特基接触电极5与高掺杂N型外延层3的接触面，纵轴左侧为肖特基接触电极5，纵轴右侧为高掺杂N型外延层3和低掺杂N型外延层2。纵轴的数值表示势垒高度，横轴的数值表示肖特基势垒二极管内与接触面之间的距离，横轴上的0-a段对应高掺杂N型外延层3的厚度，a点右侧的部分对应低掺杂N型外延层2。图3中的虚线曲线为现有的肖特基势垒二极管中的势垒曲线，实线曲线为本发明实施例提供的肖特基势垒二极管中的势垒曲线。可以看出，本发明实施例提供的肖特基势垒二极管相比于现有的肖特基势垒二极管，具有更低的势垒，从而降低了肖特基势垒二极管的开启电压，优化了肖特基势垒二极管的开关特性。并且，通过改变高掺杂N型外延层3的掺杂量，能够精确控制肖特基势垒二极管的开启电压，开启电压可以设置为0.7V-1.0V之间的任意值。
作为一个优选方案，高掺杂N型外延层3的厚度小于电子平均自由程，本实施例中可设置为10纳米以下。这样可以使自由程较大的电子穿透势垒，降低了肖特基接触电极一侧势垒的高度，因此在导通电压一定的情况下，等效的减小了导通电阻。
本发明还提供一种肖特基势垒二极管的制造方法，包括：
S1：如图4a所示，准备N型碳化硅衬底1。N型碳化硅衬底1的厚度可以为几百微米，掺杂浓度为1018至1019原子/cm3量级。
S2：如图4b所示，在N型碳化硅衬底1上原位生长一层低掺杂N型外延层2。低掺杂N型外延层2的厚度可以为几微米，掺杂浓度为1015原子/cm3量级。
S3：如图4c所示，在低掺杂N型外延层2上形成高掺杂N型外延层3。
本步骤的具体实现方式，可以分为两种方法。
方法一：
通过外延生长工艺，在低掺杂N型外延层2上生长形成高掺杂N型外延层3。高掺杂N型外延层3的厚度小于电子平均自由程，本实施例中优选为10纳米以下，高掺杂N型外延层3掺杂浓度优选为1016原子/cm3量级至1017原子/cm3量级。
方法二：
通过离子注入工艺，向低掺杂N型外延层2中注入非金属杂质，从而使低掺杂N型外延层2的上层部分形成高掺杂N型外延层3。高掺杂N型外延层3的厚度小于电子平均自由程，本实施例中优选为10纳米以下，高掺杂N型外延层3掺杂浓度优选为1016原子/cm3量级至1017原子/cm3量级。
S4：如图4d所示，在低掺杂N型外延层2和高掺杂N型外延层3中形成P型高掺杂区4。
具体可以通过离子注入工艺，向低掺杂N型外延层2和高掺杂N型外延层3中注入杂质，形成多个具有一定间距的P型高掺杂区4。P型高掺杂区4的掺杂浓度优选为1018原子/cm3量级至1019原子/cm3量级。
S5：如图4e所示，在高掺杂N型外延层3(以及P型高掺杂区4)上方淀积碳膜保护层7。
S6：对N型碳化硅衬底1、低掺杂N型外延层2、高掺杂N型外延层3和P型高掺杂区4进行激活退火，以利用高温将未激活和未离化的杂质离化。步骤S5中淀积的碳膜保护层7能够防止退火过程中硅的升华析出。
S7：如图4f所示，去除掉碳膜保护层。
S8：如图4g所示，在高掺杂N型外延层3(以及P型高掺杂区4)上形成肖特基接触电极5，并在N型碳化硅衬底1下形成欧姆接触电极6。
S9：利用高温对肖特基接触电极5和欧姆接触电极6进行退火，以实现肖特基接触电极5和欧姆接触电极6的金属接触性能。
经过以上步骤，即可制成本发明实施例提供的肖特基势垒二极管，通过在肖特基接触电极与低掺杂N型外延层之间设置高掺杂N型外延层，改善了肖特基接触电极与半导体之间的界面特性，降低了肖特基接触电极一侧势垒的高度，从而降低了肖特基势垒二极管的开启电压，优化了肖特基势垒二极管的开关特性。并且，通过改变高掺杂N型外延层的掺杂量，能够精确控制肖特基势垒二极管的开启电压，开启电压可以设置为0.7V-1.0V之间的任意值。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (4)
1.一种肖特基势垒二极管，包括：
N型碳化硅衬底；
位于所述N型碳化硅衬底上的低掺杂N型外延层；
位于所述低掺杂N型外延层上的高掺杂N型外延层；
位于所述低掺杂N型外延层和所述高掺杂N型外延层中的P型高掺杂区；
位于所述高掺杂N型外延层上的肖特基接触电极；
位于所述N型碳化硅衬底下方的欧姆接触电极；
其中，所述高掺杂N型外延层的掺杂浓度比所述低掺杂N型外延层的掺杂浓度高一个数量级以上，高掺杂N型外延层的掺杂浓度为1016原子/cm3量级至1017原子/cm3量级，所述高掺杂N型外延层的厚度设置为10纳米以下，小于电子平均自由程，所述P型高掺杂区的掺杂浓度为1018原子/cm3量级至1019原子/cm3量级。
2.一种肖特基势垒二极管的制造方法，包括：
在N型碳化硅衬底上形成低掺杂N型外延层；
在所述低掺杂N型外延层上形成高掺杂N型外延层；
在所述低掺杂N型外延层和所述高掺杂N型外延中形成P型高掺杂区；
在所述高掺杂N型外延层上形成肖特基接触电极；
在所述N型碳化硅衬底下方形成欧姆接触电极；
其中，所述高掺杂N型外延层的掺杂浓度比所述低掺杂N型外延层的掺杂浓度高一个数量级以上，所述高掺杂N型外延层的掺杂浓度为1016原子/cm3量级至1017原子/cm3量级，所述高掺杂N型外延层的厚度设置为10纳米以下，小于电子平均自由程，所述P型高掺杂区的掺杂浓度为1018原子/cm3量级至1019原子/cm3量级。
3.如权利要求2所述的方法，其特征在于，在所述低掺杂N型外延层上形成高掺杂N型外延层，具体为：
通过外延生长工艺，在所述低掺杂N型外延层上形成高掺杂N型外延层。
4.如权利要求2所述的方法，其特征在于，在所述低掺杂N型外延层上形成高掺杂N型外延层，具体为：
通过离子注入工艺，在所述低掺杂N型外延层上形成高掺杂N型外延层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169 Patentee after: ZHUZHOU CRRC TIMES ELECTRIC Co.,Ltd. Address before: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169 Patentee before: ZHUZHOU CSR TIMES ELECTRIC Co.,Ltd. |
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| CP01 | Change in the name or title of a patent holder | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20201012 Address after: 412001 Room 309, floor 3, semiconductor third line office building, Tianxin hi tech park, Shifeng District, Zhuzhou City, Hunan Province Patentee after: Zhuzhou CRRC times Semiconductor Co.,Ltd. Address before: The age of 412001 in Hunan Province, Zhuzhou Shifeng District Road No. 169 Patentee before: ZHUZHOU CRRC TIMES ELECTRIC Co.,Ltd. |
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| TR01 | Transfer of patent right |