CN104545902B - 4段流水线数字信号处理器及采用其的无线片上系统芯片 - Google Patents

Abstract

本发明公开了一种数字信号处理器(DSP)和采用其的无线SOC芯片，该DSP使用可延迟均衡的4段低功耗流水架构：(1)ADC量化后数据写FIFO缓存进程；(2)乒乓切换矩阵读FIFO进程；(3)无线信道差错编码；(4)位流产生与发送。该SOC芯片可以通过DSP配置为发送或接收模式，利用多路选择器选通来自前端OPA与BPF的模拟信号，送至ADC进行模数转换。本发明的DSP和SOC芯片流水机制无气泡延迟，无冒险，方便扩展；流水线架构采用低功耗架构，时钟门控技术降低了芯片功耗，且多段流水线不影响主观的实时性评价。

Description

4段流水线数字信号处理器及采用其的无线片上系统芯片

技术领域

本发明涉及集成电路片上系统(System-On-Chip，SOC)芯片领域，更具体地涉及一种4段流水线数字信号处理器(Digital Signal Processor，DSP)及采用其的无线SOC芯片。

背景技术

“脑健康”是国家重大973项目，其面向抑郁、癫痫等精神疾病与症状的预防与诊断，最终实现为便携可穿戴的、症状可智能分析的预警与诊断服务系统与形成云服务脑大数据系统以供行为统计与研究。该系统通过可穿戴传感器将被诊断者、手机网络、PC网络、患者所处位置的网络通过不同层次的接口进行智慧互联。其中，脑电传感器与电路检测的物理层电路设计属于研究中的重点和难点。

现有技术中，台湾台北的周常安申请了一篇申请号为200810080710.4、发明名称为“一种脑电检测装置及检测方法”的中国发明专利，为多芯片组成的板上系统，其系统架构如图15所示。但是该专利申请中没有把处理器(Processor)、模数转换器(ADC)、射频(RF)等模块集成到SOC芯片中。

此外，申请号为201020283921.0、发明名称为“脑电检测装置”的中国实用新型专利，公开了一种有线方式，将传感器输出的数据通过防干扰屏蔽电缆连接到检测设备，误码率高，连线不便于便携移动；申请号为201210032744.2、发明名称为“一种脑电检测装置及检测方法”的中国发明专利，为多芯片组成的板上系统，由前置放大电路、抗混叠滤波电路、ADC转换器组成多路信息流，并且汇聚到计算机进行分析，系统体积大，不能实现无线便携信息传输。

由此可见，现有技术中的各种专利方案，在物理电路层均没有把所有电路IP：放大器、模数转换器、数字IP、射频IP集成到一起，存在产品面积大、功耗大、集成度低、抗干扰性不可调等诸多缺点。由于可穿戴设备的发展，要求脑电检测可穿戴、使用时间长、重量轻、体积小、多功能集成的趋势越来越明显，因此亟需设计一款专用于脑电检测处理的低功耗SOC芯片，关注其与传感器接口的低噪声大增益设计，避免板级多芯片导致的面积大、重量大、功耗大、板级噪音干扰源多等诸多缺点，并方便以后利用MEMS(micro-electronic-machanical-system)工艺将传感器与后端电路(CMOS工艺)集成到一起。

发明内容

有鉴于此，本发明的主要目的之一在于提供一种4段流水线的数字信号处理器和集成了模拟、射频、数字电路的无线SOC芯片，以提供体积小、功耗低、集成度高、无线便携的SOC芯片，方便检测与处理微弱脑电信号。

为了实现上述目的，作为本发明的一个方面，本发明提供了一种4段流水线数字信号处理器，其特征在于，所述数字信号处理器采用4段流水线的低功耗架构，包括：

第一流水段，用于执行模数转换器捕获数据缓存到先入先出队列的写数据进程，所述进程获取所述数字信号处理器前端的量化后传感数据，并将其写入虚拟环形先入先出队列进行缓存；

第二流水段，利用乒乓交叉切换机制获取所述先入先出队列内的缓存数据，即在当前时隙，ping-BUF已经充满后，切换矩阵读取ping-BUF，同时在当前时隙，pang-BUF从所述先入先出队列获取数据；在下一个时隙，ping-BUF与pang-BUF交换角色，如此循环往复；

第三流水段，包括差错编码核，用于对从所述先入先出队列读取的数据进行无线信道的差错编码，封装成数据包，并实现延迟均衡，以保证每个流水段的延迟小于或等于第一流水段从所述先入先出队列读出数据的延迟；

第四流水段，包括位流序列产生器，用于通过快速异步时钟，将第三流水段封装的所述数据包发送到射频芯片。

其中，所述数字信号处理器的4段流水线不存在由数据W/R顺序依赖引起的前馈路径。

其中，所述数字信号处理器的第三流水段执行的无线信道的差错编码包括Manchesiter编码、CRC-16编码和可选的前向纠错R-S编码。

其中，所述数字信号处理器第四流水段的所述快速异步时钟的发送时钟速率要高于前三个流水段，且所述第四流水段还执行帧头添加操作，对所述第三流水段封装的数据包分别添加帧头和后导信息。

作为本发明的另一个方面，本发明还提供了一种无线片上系统芯片，所述无线片上系统芯片集成了模拟、数字、射频电路，以及如权利要求1至4任意一项所述的数字信号处理器，用于将传感器检测的数据通过所述模拟和数字电路处理后，再通过所述射频电路无线发送到上位机的接收端。

其中，所述无线片上系统芯片实现了所述传感器与所述上位机之间的双向半双工通信，实现了所述传感器与所述上位机的TX/RX状态可互补配置；以及

所述无线片上系统芯片将上/下行链路的发送数据包格式固定化，发送端发送数据前，不需要发送广播消息，与等待接收方的应答，而是配置好链路上通信两端的发送与接收状态，就直接开始每个包数据的传输。

其中，所述无线片上系统芯片的通道采样频率与所述数字信号处理器的工作频率可控，能够调节所述数字信号器的过采样程度；以及

所述无线片上系统芯片中的通信信道为高斯信道，使用Manchester底层编码，后面跟随CRC-16上层校验编码，或者只使用可纠错的里德-所罗蒙编码。

其中，所述无线片上系统芯片的门控时钟采用工艺库提供的专用时钟门电路；

所述无线片上系统芯片采用基于分时复用思想的电路模块休眠/唤醒技术；

所述无线片上系统芯片的数字信号处理器按照动态功耗计算公式P_dynamic＝(1/2)*C*V²*f_work来降低频率因子f_work，以实现同等比例降低所述数字信号处理器的内部CMOS对FET管子负载电容充放电引起的动态功耗；以及

所述无线片上系统芯片的后端布局布线采用低功耗驱动策略。

其中，所述无线片上系统芯片的所有输入输出端口信号与内部信号均进行数字信号处理器同步时钟域系统的时钟锁存后再使用；

所述无线片上系统芯片的输入端口没有悬空端口；

对于所述无线片上系统芯片跨越异步时钟域的信号传递，采用将慢时钟域信号进行快速异步时钟多次寄存后，再判断上升沿/下降沿，然后进行计数，根据计数器数值进行相关操作；以及

对所述无线片上系统芯片的后端布局布线进行基于信号完整性驱动的时序验收。

其中，所述数字信号处理器与所述射频电路有独立的配置参数LUT表，分别有单独的寻址索引去查询各自的LUT表；以及

所述数字信号处理器通过所述数字信号处理器片内的IIC标准协议接口SLAVE读写控制器，与片外的所述上位机进行基于串口的通信。

基于上述技术方案可知，本发明的DSP使用4段流水线的低功耗架构，通过可编程Sensor网络节点物理地址到FIFO(先入先出队列)写/读进程1地址映射策略，进行地址管理，以及内容的转存同步；并且该DSP流水机制无延迟(stall)，无冒险，方便扩展；利用了可选的Manchester编码与CRC-16校验，或可纠错的Reed-Solomn(R-S)编码的混合可配置差错编码策略。4段流水线技术，其属于低功耗架构，挖掘了电路资源的利用效率；时钟门控技术，基于分时资源复用的模块休眠/唤醒技术与芯片物理实现优化技术进一步降低芯片功耗。并且多段流水级数导致的数据通路延迟增大，不影响主观的实时性评价；数据链路整体延迟满足吞吐要求。射频-LUT与DSP-LUT可以分别设置射频电路与DSP内部的相关控制功能参数。可以利用IIC内嵌模块进行控制寄存器内容读出调试。

本发明把模拟电路、射频电路、数字电路集成到一起，减少了电路板面积、重量、芯片之间的复杂接口设计，本发明针对最小的DSP核的设计；一些系统性能参数可以重新配置，具有灵活简便、信道差错机制可重新配置的特点；系统的功耗通过不同方法进行了降低与优化，可以提高连续工作时间。本发明的无线SOC芯片面积小、重量轻、集成度高，可通过自适应信道差错编码实现误码率降低。

附图说明

图1为本发明的整个SOC系统的架构示意图；

图2为本发明的DSP的4段流水线的示意图；

图3为本发明的信道差错编码可重新配置的框图；

图4为本发明的FIFO的工作原理图；

图5为本发明对采样信息进行过采样程度调整的工作原理示意图；

图6为本发明的DSP与ADC进行通信的示意图；

图7a为本发明采集ADC数据并存储到FIFO的示意图；

图7b为本发明乒乓切换矩阵读取FIFO的示意图；

图8为本发明的复位信号的工作原理示意图；

图9a、9b均为本发明的SOC的基本工作流程图；

图10为本发明不同层次的低功耗设计方法的示意图；

图11为本发明的低功耗门控与模块休眠的时钟控制电路的示意图；

图12为本发明的DSP-LUT、RF-LUT配置的示意图；

图13为本发明的位流产生器的发送帧格式的示意图；

图14为现有技术中的脑电检测装置的系统框架示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

本发明属于集成电路SOC芯片领域，涉及微弱低频脑电神经网络信号的采集和处理，本发明的无线SOC芯片集成了模拟、射频、数字电路，为轻便可穿戴式设计方案，SOC系统功耗＜70mW，可以连续使用超过24小时。

整个SOC芯片接收处理MEMS脑贴片传感器节点组成的网络送出的微弱低频小信号。前端(Front-End)低噪声差分电压放大器(OPA)进行不失真的闭环高增益放大传感器馈入的脑电信号；再利用12bits的SAR-ADC进行模拟连续信号到数字离散信号的转换，通过对ADC进行输出信号的谐波分析与THD(total-harmonic-distortion，总失真度)分析，12bits的ADC引入的量化误差对信息频谱损失足够小。射频电路负责将信息进行载波中心频率约2.45GHz的OOK调制，信息的带宽，或信息的速率(＜2MHz)的上限决定于射频调制器的带宽滤波器(BPF)的3dB带宽范围。本发明的SOC系统参阅图1。设计的DSP电路部分是整个SOC系统的神经中枢，负责ADC进行模数转换前的最多64路模拟信号通道的选通；负责ADC转换后信号流的流水线管理、同步域时钟生成、驱动ADC的待转换通道的序列号生成、ADC输出的量化数据向FIFO写数据与读FIFO向后级Buffer-Matrix的转移、无线信道的差错编码、固定帧格式的位流打包与发送；并且使用多种不同层次的低功耗SOC设计策略，采用鲁棒的电路设计技巧；在系统端到端延迟、流水吞吐、功耗开销、使用资源引起的芯片面积、信道差错的可重新配置、CPU的架构可扩展性、系统主观通信质量评价之间进行设计折中，满足低功耗实时最小化系统设计。

本专利设计的DSP核有4段流水线，实现低功耗差错编码方案可重新配置，CPU架构可扩展的功能。

Sensor网络由最多64个节点组成，每个节点的地址按照0～63已经有固定的地址编号。Sensor网络后面紧跟同样数目的运算放大器网络，由于运算放大器的关闭再启动时间很长，达到几ms数量级，而DSP系统的数据处理在0.1ms数量级以下，所以一直让OPA开启，即所有节点一直进行模拟信号放大，这里的功耗不会成为制约SOC系统的瓶颈。OPA后面的通道-MUX让所有芯片的某特定序列号通道的模拟信号通过，ADC后面的芯片-MUX让某个芯片序列的模拟信号送入到ADC，已准备进行模拟到数字信号的转换。

DSP利用其内部的时钟管理模块，并且检测来自ADC输出的转换是否完毕的Available指示信号，当该信号处于上升沿时刻，再延迟1个(1/16*Fsyn)时钟周期后，通道序列号再次加1，让下一通道的模拟连续信号通过，以准备进行下一通道模拟信号的ADC转换。

DSP对前端(Front End)的运放运算放大器(OPA)的后面级联的MOS开关阵列组成的通道选择器(Channel-MUX)进行模拟连续信号的通道序列选通，可以对ADC前面级联的MOS开关阵列组成的Chip-MUX进行芯片序列选通，以保证将(M通道/芯片)*(N芯片)中的某一节点的单通道模拟连续信号送至ADC进行采样/保持与量化输出。保证按照从小大到大的固定顺序依次遍历采集芯片1、2、3、4对应的通道1、2、3、4、5、6、7、8、9、10、11、12、13、14、15、16，即对Sensor网络中的所有节点的模拟信息循环遍历采样；对每个节点而言，保证其采样频率略大于节点对应的脑电的耐奎斯特采样频率(2*F_{spike_max}频率，大约是200Hz)。当单个通道采样频率为0.078MHz时，最多有64个Sensor节点，单个节点信息采集频率约为1.218KHz，而耐奎斯特频率约为200Hz(spike信息频率100Hz)，可见属于过采样，大大提高信息的频谱分辨率，并且为在信息的频谱分辨率与信息的有效信息容量之间进行折中选择提供了余地。通过改变ADC的工作频率，可降低ADC输出数据的采样频率2或4倍，对应的单个节点采集的频率约为609/304Hz，略大于节点信息的耐奎斯特频率，相对于1.218KHz的单个节点采集频率而言，信息的频谱失真可以忍受，同时，相对存储同等容量的信息数据，可以获得的时间域信息更丰富。

由于DSP采用4段流水线技术，分别是：(1)ADC捕获数据缓存向FIFO写数据进程，从reset拉高无效后，该进程则根据strobe信号开始执行，当已经向FIFO写完写完2个数据包(16个节点)后，当开始写下个包的第一个通道ADC转换后数据时，此时，打开FIFO读数据进程的使能；写进程源源不断的进行，FIFO对写进程而言，如同一个无穷大的BUFFER；更具体地，ADC获取前端的量化后传感数据并进行缓存，即将ADC输出数据写到虚拟环形FIFO缓存，当FIFO缓存存储了8个节点的数据(即一个数据包)时，启动读FIFO进程，并且后边流水段处理的最小数据包包含8个节点的Sensor数据。该FIFO最多存储2轮传感网络数据(每轮64个Sensor结点)，写地址到达FIFO地址顶层时，写地址归零，读地址比写入地址超前8，保证FIFO不会上溢或者下溢；通过可编程Sensor网络节点地址到FIFO写/读地址的唯一映射，进行FIFO写/读进程的地址变更管理(读与写地址的同步增加，归零)，以及Sensor对应内容与其对应节点地址的绑定与同步；(2)向切换矩阵写，读FIFO进程，矩阵中的每个BUFFER可以存储1个包(8个节点)的数据。当BUFFER-1从FIFO读数据时，BUFFER-2向下一流水段输出数据，BUFFER-1即将读取新数据包的完毕时刻，BUFFER-2的数据也已经刚好或提前被下段流水段读取完毕。下一个的time slot时隙，2个BUFFER的功能切换，利用缓存切换矩阵，做到无缝切换，利用最少的资源做到最大的资源流水操作，降低了功耗，并且流水线不会产生延误(stall)；换句话说，即利用乒乓交叉切换机制获取FIFO内的缓存数据，即在当前时隙1，ping-BUF已经充满后，切换矩阵读取ping-BUF，同时在当前时隙1，pang-BUF从FIFO获取数据。在下一个时隙2，ping-BUF与pang-BUF交换角色，如此循环往复。利用切换矩阵在有固定间隔的时隙交叉读FIFO(8个节点)，同时互补交叉为后面流水段准备上次读取的8个节点数据；(3)差错编码核，根据短距离无线信道情况，可以采取(31，19，12)的R-S编码(5bits/symbol)，可选的Manchester+CRC-16编码，每种差错方式从上级缓存矩阵读取包数据，在8个Fsyn对应的周期内完成差错编码，并把最终封装好的帧格式数据输出到下一流水段前的I/F；其中，对从FIFO读取的数据进行无线信道的差错编码，包间边界分隔明确的数据包封装，并且通过对过长的组合逻辑电路进行切割与重定位到延迟相对小的邻近流水段，进行其与相邻流水段的延迟均衡，保证每个流水段的延迟小于或等于第一流水段从FIFO读出数据的延迟；(4)位流序列产生器，该流水段使用一个从5MHz奇数分频来的快速异步时钟，把frame中的数据按照LSB-＞MSB的顺序把bit发射到射频进行OOK载波调制；在将数据包按照发送节拍打出去时，由于对原来数据添加冗余编码信息后，增加了所要发送的数据容量，因此发送时钟速率要合理提高，同时，由于包之间要区别开来，通过添加桢头，后导信息进行桢间的界定。产生的位信息流用来调制后面的射频电路VCO生成的2.4GHz载波。通过对第3流水段较长的组合逻辑进行重新切割与合理插入到邻近流水段，完成对第3流水段的延迟均衡。对于运算复杂的信道差错编码流水段，利用资源并行运行机制，以提高处理速度，不制约该流水段的延迟。流水段落之间通过接口寄存器(I/F)进行对前面流水段数据的寄存与后面流水段数据的发射。

DSP系统的输入时钟为5MHz，进行2的整数次幂分频后，得到的频率作为ADC送出转换后数据的时钟频率Fsyn，以及FIFO的写/读进程时钟频率(＝Fsyn)，且最长流水线占据8个Fsyn频率对应的时钟。每段流水段均要在最长流水段制约下的延迟时钟数内完成信息采集，通过资源复用，或者流水段内局部使用相对高速同步时钟的方法，解决了结构冒险，并且不存在数据读/写依赖引起的竞争问题，即每个流水段均没有向以前流水段的前馈路径；流水致使不同硬件资源在同时隙内的重叠使用，每个资源的利用效率提高，这样避免了非流水处理带来的功耗开销，避免非流水的关键路径延迟时间太长，制约DSP系统工作频率的提高；当输入数据把所有流水段充满后，输出会不断输出编码后的位数据流；同时4段流水线的长度，对本专利，是较短的高效流水架构，对主观的实时感受评价不会有任何影响。

流水段的第一、二段均与FIFO有关。FIFO采用硬核Dual-Port-RAM，以避免使用2个SRAM硬核进行同步切换，减少切换带来的时序开销与资源开销，且方便进行FIFO写/读进程的管理。该Dual-Port-RAM利用SMIC(芯片代工公司中芯国际的缩写)提供的专用存储器编译(Memory-Compiler)工具定制产生，这样可以生成深度×宽度是128*16的FIFO，以最多存储2轮回(64节点/轮)数据。本设计中，每个FIFO地址内容的高4bits是包序列号，依次从0～15，依次循环下去，每个包由8个节点组成，128个深度可以共存储16个包。FIFO的写指针write_pointer由RoundChipChannel[6：0](轮回号[6]，芯片选通序列号[5：4]，通道选通序列号[3：0])7bits组成，通道选通序列号从0计数到最大数值15时，芯片选通序列加1，芯片选通序列从0计数到最大3时，轮回号从0加1，变为1。FIFO向后面的切换缓存矩阵输出7bits的读指针与该指针对应的内容，读指针read_pointer的高4bits是包序列号，当读取的包序列号变换时，进行乒乓切换矩阵的角色切换仲裁与同步管理。该FIFO可以存储最多128个节点数据；利用读写指针在读写过程中，天然与RoundNum_ChipNum_ChannelNum[6：0]相唯一对应，保证了在数据穿过FIFO的转存过程中，其数据与其对应通道序列号的天然同步。

由于将通信信道建模为高斯信道模型，利用R-S编码时，其60％～70％的编码效率，在信道带宽开销与接收误码纠正率达到最佳权衡。使用R-S编码，(n，k，t)：(n＝31，k＝19，t＝12)的里德-索罗蒙，编码效率约为61％。该R-S编码器，每个符号有5bits，信息符号19个，添加的冗余纠错符号12个，可纠错能力为3个错误符号，可以进行错误符号的位置确定，以及完成对错误符号的纠正(符号错1bit～5bits均可以纠正)，如果不能完成纠错，则R-S解码器会给出fail信号。根据信道的具体情况，错3个符号属于大概率情况，对于短距离信道通信，属于大概率事件。选择使用R-S编码，如果错误符号不超过3个symbol，将会完成自动纠错。在纠错能力允许的情况下，接收解码端将不会有丢包问题，不会导致信息丢失，致使大大降低系统有效信息发送效率，并且没有利用ARQ重传导致的反馈信息通道与握手协议造成系统数据速率、延迟、复杂性等等开销，同时ARQ需要保证编码解码的P2P-Delay满足一定的约束。可见合适的R-S编码具有针对特定信道的纠错，并且其较为复杂的译码电路位于接收端，对功耗、面积等并不敏感，可以牺牲它们，以提高吞吐，降低延迟。

使用可选的Manchester(曼彻斯特)底层物理编码，把‘0’bit信息表示为上升沿‘0’-＞‘1’，把‘1’bit表示为下降沿‘1’-＞‘0’，原始数据速率降为原来50％，避免了连续位流直流信息对OOK调制后的信道传输对干扰的敏感性；后面跟随CRC-16(其生成多项式：X¹⁶+X¹²+X²+X¹)高层校验编码，其利用异或门与移位寄存器组成的LFSR(线性反馈移位寄存器)进行冗余校验信息的编码，移出与原始数据的有序移出。如果使能Manchester编码，再加上后级的CRC-16校验编码，编码效率是37.5％，如果不使用Manchester编码，采用(n，k)(n＝64，k＝48)CRC-16编码，编码效率是75％。根据接收端的接收误码率BER或PER情况，进行信道的Manchester编码的禁止或使能，以在足够的信道抗干扰能力与发送有效数据速率之间折中。

ADC送出数据的速率＝ADC的通道送出bit数字数据的数据速率Fsyn*12；而后面的差错编码，与帧封装引起的帧同步码字(接收端同步码子0x4747引起的伪同步属于绝对小概率事件)，包序列号(范围b0000～b1111)，CRC冗余校验或R-S纠错引起的数据开销，造成的冗余度表示为α，满足吞吐约束公式：Band-Width_位流序列发生器带宽(或Data Ratio发送位流速率)＝Fsyn*12*(1+α)＜2MHz，由于设计的射频芯片的最高发送数据速率是2Mbps，并且在射频电路的BPF带宽滤波器在1.5Mbps时，射频调制系统性能最优。设计的数据采集系统可以进行同步时钟域的频率调整，差错编码的方式也可以进行重新配置，而且DSP系统的吞吐能力应该满足上面的约束公式。本文发明设计的DSP系统具有结构可压缩或扩展，可重新配置能力，满足在不同短距离通信环境下的差错能力，并且保证该DSP系统不会过于复杂，即为满足脑电信息无线传输差错要求的最小实时差错可重新配置系统。

CPU采用无前馈(不会向以前的流水段馈入数据)4段流水线技术，流水线不存在结构冲突，也不存在数据W/R依赖引起的竞争问题，流水畅顺；门控时钟技术，采用工艺库提供的专用Clock Gate单元电路，它由一个AND门与一个LATCH组成；基于分时复用思想的模块休眠/唤醒技术，当模块禁止时，则模块使能位是‘0’，当模块唤醒时，模块使能位置‘1’；按照动态功耗计算公式P_dynanic＝(1/2)*C*V²*f_work，降低CMOS晶体管对负载电容充放电的频率f_work引起的动态功耗，并且考虑到实际通道切换采集频率Fsyn导致的发送数据速率与射频调制系统的调制上限限制，实际DSP的工作频率为输入5MHz晶振的分频，在满足数据流水吞吐与内部信号采集判断的前提下，最小化DSP系统所需的同步工作频率，降低频率因子f_work，从而实现同等比例降低DSP的内部CMOS对FET管子负载电容充放电引起的动态功耗；芯片后端布局布线具体实现时，采用低功耗驱动，即从架构级到晶体管(FET)级别，进行不同层次的功耗降低与优化。

所有输入输出端口信号与内部信号均进行DSP同步时钟域系统的时钟锁存后再使用，避免了毛刺；输入端口不要有悬空端口，避免导致不确定态传播；对于跨越时钟域的信号传递，采用将慢时钟域信号进行快速异步时钟拍快2～3拍的简单高效方法，然后再对采集的信号进行读取判断，避免了Flip-Flop寄存器由于欠充放电引起的亚稳态现象；在芯片的后端布局布线阶段，打开信号完整性的信号分析引擎，进行时序与设计规则DRC等分析，使DSP系统成为全局同步、局部异步的鲁棒系统。

采用的DSP与射频部分均有独立的参数配置LUT，分别有单独的寻址索引去查询LUT。可以实现对DSP与射频系统的单独配置。

该DSP的4段流水线不存在向较早流水段的前馈路径，由于每段流水段完成一个特定的指令，即不存在与读/写顺序依赖导致的数据竞争，同时通过在流水段内的资源时分复用或适度的同样资源并行复用解决了结构冒险；同时，如果向该CPU中添加模块，则需要满足最长流水段的时钟周期延迟数约束，本设计为8个Fsyn对应的时钟周期，并且对段与段之间的I/F必须进行数据(包括数据、同步握手信号)寄存。即该DSP具有架构可扩展性与硬件功能方便添加移植性，该DSP可以作为一种架构可扩展IP，作为以后的类似Sensor网络信号的检测存储与处理的硬件加速器的IP。

使用同步低有效复位策略，reset处于低电平时间足够长，clock对其进行连续寄存2拍采集，即reset-＞reset_t-＞reset_t_t@f_work_clock，当reset_t＝1，reset_t_t为‘0’时，则进行相关寄存器的复位；当reset释放时，其拉高为‘1’电平，采用拍打3拍寄存reset的方法，即reset-＞reset_reg1-＞reset_reg2-＞reset_reg3@f_work_clock，只对reset_reg3进行计数，并且在特定的计数数值时，输出开始正常工作的strobe信号，完成通道序列的从0开始的有序递增变化送与ADC前的MUC使能端，开始Normal状态工作。这样，使用简单的复位策略，实现了检测reset_t的下降沿，进行复位，避免复位无效与复位的setup/hold时序问题；检测reset_reg1的上升沿，且对reset_reg3＝1进行计数，避免reset的复位撤销引起的setup/hold时序问题，并且达到利用reset上升沿则开始进行工作，输出开始工作的strobe信号的目的，避免片外reset输入的随机性性引起的采集亚稳态信号致使的错误判断。

通过DSP片内的IIC标准协议接口SLAVE读写控制器，当片外的单片机MASTER进行询问时，将控制寄存器的内容按照其地址有序输出到片外的主系统，再利用单片机的通讯小软件与上位机进行基于串口的通讯，将内容发送到计算机通信软件进行屏幕显示。

以下结合附图和具体的实施例对本发明的技术方案作进一步描述。

SOC芯片上电，并且芯片具有上电自动复位功能，完成对所有DSP内部寄存器的复位。

按照预期，对ADC工作频率、通道序列采样频率、DSP工作频率、希望的差错编码方式进行配置，配置方式参阅图3；简单配置流程参阅图9a、9b。

外部i_PAD_reset输入信号无效，一直拉高，即reset＝‘1’。

按照预期的工作方式，对DSP-LUT，RF-LUT进行基于查询索引寄存器index_register的配置，参阅图11，包括ADC的工作频率(其是ADC转换完成送出12bits数字总线数据的频率的16倍)；

ADC转换完成，给出ADC转换完毕的指示信号Available＝‘1’，DSP检测该信号的上升沿，并且进行计数，当availa_cnt＝1时，DSP对驱动ADC的转换通道序列加1，为ADC进行下一通道的模/数转换做准备，选通的待转换通道序列位号送到Front End前面的Channel-MUX，选通的待转换通道序列的芯片位送到ADC前面的Chip-MUX，参阅图6、7；

i_PAD_reset输入信号起初一直拉高期间，固定DSP-LUT与RF-LUT的查找索引线条wire_index，参阅图11，为LUT查寻做准备，即准备DSP差错方案参数配置，射频芯片的参数配置。i_PAD_reset拉低，在其下降沿过后的几个工作时钟周期内，进行DSP系统复位；拉低i_PAD_reset足够时间后，释放复位，然后检测其上升沿，根据cnt_fall的计数数值，锁存LUT的查询wire_index，并用index_register完成对DSP-LUT与RF-LUT的最终查询，此时刻，完成对DSP与射频控制寄存器的参数配置。同时，计数器cnt_rise进行计数，计数到一定数目时，输出标志正常开始工作的strobe信号，指示正常Normal工作流程的开始，此时，DSP开始指挥着整个SOC系统有序流水运转。复位参阅图8，工作流程参阅图9-a、9-b。

DSP正常工作时，判断debug_or_Normal输入信号，如果debug_or_Normal＝'0’，则只关心正常工作(Normal)流程，此时，DSP内部的IIC没有激活；如果debug_or_Normal＝1，则进行工作(debug)流程，激活DSP内嵌的IIC控制器，配合片外的MCU-Master，进入DSP内部的控制寄存器的读取。参阅图9a、9b。

在正常工作流程中，DSP按照4段流水的处理步骤：

依次对ADC采集的数据，进行：向FIFO写数据进程，切换矩阵从FIFO读数据进程，差错信道编码，位流序列产生与发送。整个4段流水过程不需要片外的任何控制信号，如果发生要重新配置，则按照配置流程图9a、9b，配置LUT，i_PAD_reset拉低为0足够长时间，进行复位，锁存新的配置LUT的索引数值，拉高i_PAD_reset，输出strobe信号，即标志DSP开始工作。则从0通道开始重新采集与处理。如果配置完成，不能实现预期功能，则debug_or_Normal拉高为‘1’，进行debug调试流程，参考图9a、9b。

以上所述，仅为本发明的优选实施方式。应当指出，对于本领域技术人员依据本发明的基本原理，可以做出许多变形和改进，但这些均落入本发明的保护范围之内。

Claims (10)

1.一种数字信号处理器，其特征在于，所述数字信号处理器采用4段流水线的低功耗架构，包括：

第一流水段，用于执行模数转换器捕获数据缓存到先入先出队列的写数据进程，所述进程获取所述数字信号处理器前端的量化后传感数据，并将其写入虚拟环形先入先出队列进行缓存；

第二流水段，利用乒乓交叉切换机制获取所述先入先出队列内的缓存数据，即在当前时隙，ping-BUF已经充满后，切换矩阵读取ping-BUF，同时在当前时隙，pang-BUF从所述先入先出队列获取数据；在下一个时隙，ping-BUF与pang-BUF交换角色，如此循环往复；

第三流水段，包括差错编码核，用于对从所述先入先出队列读取的数据进行无线信道的差错编码，封装成数据包，并实现延迟均衡，以保证每个流水段的延迟小于或等于第一流水段从所述先入先出队列读出数据的延迟；

第四流水段，包括位流序列产生器，用于通过快速异步时钟，将第三流水段封装的所述数据包发送到射频芯片。

2.根据权利要求1所述的数字信号处理器，其中所述数字信号处理器的4段流水线不存在由数据W/R顺序依赖引起的前馈路径。

3.根据权利要求1所述的数字信号处理器，其中所述数字信号处理器的第三流水段执行的无线信道的差错编码包括Manchesiter编码、CRC-16编码和可选的前向纠错R-S编码。

4.根据权利要求1所述的数字信号处理器，其中所述数字信号处理器第四流水段的所述快速异步时钟的发送时钟速率要高于前三个流水段，且所述第四流水段还执行帧头添加操作，对所述第三流水段封装的数据包分别添加帧头和后导信息。

5.一种无线片上系统芯片，所述无线片上系统芯片集成了模拟、数字、射频电路，以及如权利要求1至4任意一项所述的数字信号处理器，用于将传感器检测的数据通过所述模拟和数字电路处理后，再通过所述射频电路无线发送到上位机的接收端。

6.根据权利要求5所述的无线片上系统芯片，其中所述无线片上系统芯片实现了所述传感器与所述上位机之间的双向半双工通信，实现了所述传感器与所述上位机的TX/RX状态可互补配置；以及

所述无线片上系统芯片将上/下行链路的发送数据包格式固定化，发送端发送数据前，不需要发送广播消息，与等待接收方的应答，而是配置好链路上通信两端的发送与接收状态，就直接开始每个包数据的传输。

7.根据权利要求5所述的无线片上系统芯片，其中所述无线片上系统芯片的通道采样频率与所述数字信号处理器的工作频率可控，能够调节所述数字信号处理器的过采样程度；以及

所述无线片上系统芯片中的通信信道为高斯信道，使用Manchester底层编码，后面跟随CRC-16上层校验编码，或者只使用可纠错的里德-所罗蒙编码。

8.根据权利要求5所述的无线片上系统芯片，其中所述无线片上系统芯片的门控时钟采用工艺库提供的专用时钟门电路；

所述无线片上系统芯片采用基于分时复用思想的电路模块休眠/唤醒技术；

所述无线片上系统芯片的数字信号处理器按照动态功耗计算公式P_dynamic＝(1/2)*C*V²*f_work来降低频率因子f_work，以实现同等比例降低所述数字信号处理器的内部CMOS对FET管子负载电容充放电引起的动态功耗；以及

所述无线片上系统芯片的后端布局布线采用低功耗驱动策略。

9.根据权利要求5所述的无线片上系统芯片，其中所述无线片上系统芯片的所有输入输出端口信号与内部信号均进行数字信号处理器同步时钟域系统的时钟锁存后再使用；

所述无线片上系统芯片的输入端口没有悬空端口；

对于所述无线片上系统芯片跨越异步时钟域的信号传递，采用将慢时钟域信号进行快速异步时钟多次寄存后，再判断上升沿/下降沿，然后进行计数，根据计数器数值进行相关操作；以及

对所述无线片上系统芯片的后端布局布线进行基于信号完整性驱动的时序验收。

10.根据权利要求5所述的无线片上系统芯片，其中所述数字信号处理器与所述射频电路有独立的配置参数LUT表，分别有单独的寻址索引去查询各自的LUT表；以及

所述数字信号处理器通过所述数字信号处理器片内的IIC标准协议接口SLAVE读写控制器，与片外的所述上位机进行基于串口的通信。