CN104538407A - 显示面板及其制备方法、显示装置 - Google Patents

显示面板及其制备方法、显示装置 Download PDF

Info

Publication number
CN104538407A
CN104538407A CN201510018279.0A CN201510018279A CN104538407A CN 104538407 A CN104538407 A CN 104538407A CN 201510018279 A CN201510018279 A CN 201510018279A CN 104538407 A CN104538407 A CN 104538407A
Authority
CN
China
Prior art keywords
insulating barrier
layer structure
via hole
display floater
driving chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510018279.0A
Other languages
English (en)
Other versions
CN104538407B (zh
Inventor
李婧
崔玉琳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Beijing BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201510018279.0A priority Critical patent/CN104538407B/zh
Publication of CN104538407A publication Critical patent/CN104538407A/zh
Priority to US14/905,380 priority patent/US9825063B2/en
Priority to PCT/CN2015/087334 priority patent/WO2016112684A1/zh
Priority to EP15832873.2A priority patent/EP3249687B1/en
Application granted granted Critical
Publication of CN104538407B publication Critical patent/CN104538407B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays
    • H10K59/124Insulating layers formed between TFT elements and OLED elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种显示面板及其制备方法、显示装置,属于显示技术领域,其可解决现有的显示面板扇出区的过孔较大的问题。本发明的显示面板包括:像素区和扇出区,所述像素区包括多条交叉设置的第一信号线和第二信号线,所述第一信号线和所述第二信号线均延伸至扇出区,在第一信号线和第二信号线之间设置有第一绝缘层,在第二信号线上方设置有第二绝缘层,所述第二绝缘层包括至少四层结构,且每层结构的致密度沿背离所述第一绝缘层的方向逐渐降低。由于本发明的第二绝缘层采用上述结构,因此在进行刻蚀后形成的过孔较现有的过孔而言有所减小。

Description

显示面板及其制备方法、显示装置
技术领域
本发明属于显示技术领域,具体涉及一种显示面板及其制备方法、显示装置。
背景技术
平板显示器为目前主要流行的显示器,其具有外形轻薄、省电以及无辐射等特点而被广泛地应用于电脑屏幕、移动电话等电子产品上。
显示面板是平板显示器的主要组成部分,如图1所示,显示面板包括像素区1、扇出区2以及驱动电路区3;其中,像素区1包括多条交叉设置的栅线11和数据线12,且在栅线11和数据线12之间设置有第一绝缘层13(通常为栅极绝缘层),在数据线12上方设置有第二绝缘层14(通常为钝化层),这些栅线11和数据线12均延伸至扇出区2;驱动电路区3包括用于为各栅线11提供栅极扫描信号的多个栅极驱动芯片,以及用于为各数据线12提供数据电压信号的多个源极驱动芯片。如图2和3所示,在扇出区2的栅线11上方形成有贯穿第一绝缘层13和第二绝缘层14的第一过孔15,在数据线12上方形成有贯穿第二绝缘层14的第二过孔16,栅极驱动芯片通过第一过孔15与栅线11电性连接,源极驱动芯片通过第二过孔16与数据线12电性连接。通常第一过孔15和第二过孔16是采用一次构图工艺形成的,因此可以减少工艺步骤、以及节约成本。
发明人发现现有技术中至少存在如下问题:由于第一过孔15和第二过孔16是采用一次构图工艺形成的,因此刻蚀形成的两过孔所采用时间是相同,但是形成第一过孔15需要同时刻蚀第一绝缘层13和第二绝缘层14,而形成第二过孔16则只需刻蚀第二绝缘层14,故在相同的刻蚀时间的条件下,必然导致刻蚀形成第二过孔16的开口大于第一过孔15的开口,若栅极驱动芯片的管脚刚好完全插入到第一过孔15中,即栅极驱动芯片的管脚完全被第一过孔15所包裹,此时由于第二过孔16的开口较大,源极驱动芯片的管脚插入第二过孔16,则无法保证源极驱动芯片的管脚可以填充满第二过孔16,从而导致第二过孔16下方的数据线12将被外界环境(水汽、氧气等)污染,造成接触不良,影响显示效果。
发明内容
本发明所要解决的技术问题包括,针对现有的显示面板的扇出区的过孔存在的问题,提供一种有效改善由于过孔较大造成无法将驱动芯片的管脚完全包裹,进而导致管脚下方的信号线裸露造成的不良的显示面板及其制备方法、显示装置。
解决本发明技术问题所采用的技术方案是一种显示面板,其包括:像素区和扇出区,所述像素区包括多条交叉设置的第一信号线和第二信号线,所述第一信号线和所述第二信号线均延伸至扇出区,在第一信号线和第二信号线之间设置有第一绝缘层,在第二信号线上方设置有第二绝缘层,所述第二绝缘层包括至少四层结构,且每层结构的致密度沿背离所述第一绝缘层的方向逐渐降低。
优选的是,所述第二绝缘层的每层结构的材料相同。
优选的是,所述显示面板还包括:驱动电路区,
所述扇出区设置在所述像素区和所述驱动电路区之间,所述驱动电路区包括多个第一驱动芯片和多个第二驱动芯片,所述第一驱动芯片通过贯穿所述扇出区的第一绝缘层和第二绝缘层的第一过孔与所述第一信号线电性连接,所述第二驱动芯片通过贯穿所述扇出区的第二绝缘层的第二过孔与所述第二信号线电性连接。
进一步优选的是,所述第二过孔的内壁呈台阶状,每节台阶所在位置为所述第二绝缘层的任意两相邻层结构的接触位置。
更进一步优选的是,所述每节台阶所围成的圆形的直径,沿背离所述第一绝缘层的方向依次增大。
优选的是,所述第二绝缘层包括四层结构。
进一步优选的是,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的每层结构的厚度范围分别为:10-50nm、50-500nm、50-500nm、10-50nm。
进一步优选的是,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的每层结构的刻蚀速率范围分别为:300-600nm/min、300-800nm/min、300-1000nm/min、300-1500nm/min。
进一步优选的是,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的第二层结构的刻蚀速率比第三层结构的刻蚀速率小100-700nm/min。
优选的是,所述第一信号线为栅线,第二信号线为数据线,所述第一驱动芯片为栅极驱动芯片,所述第二驱动芯片为源极驱动芯片。
优选的是,所述第一信号线为数据线,第二信号线为栅线,所述第一驱动芯片为源极驱动芯片,所述第二驱动芯片为栅极驱动芯片。
解决本发明技术问题所采用的技术方案是一种显示面板的制备方法:所述显示面板包括像素区和扇出区,所述显示面板的制备方法包括:依次在基底上形成第一信号线、第一绝缘层、第二信号线和第二绝缘层的步骤,其中,第一信号线和第二信号线交叉设置,且均从像素区延伸至扇出区;其特征在于,所述显示面板的制备方法中,形成所述第二绝缘层的步骤包括:
在形成有所述第二信号线的基底上方,依次形成至少四层致密度逐渐降低的绝缘薄膜,以形成第二绝缘层的各层结构。
优选的是,所述第二绝缘层的每层结构的材料相同。
进一步优选的是,所述第二绝缘层包括的四层结构,在形成有所述第二信号线的基底上方,依次形成所述第二绝缘层的四层结构步骤包括:
通过化学气相沉积工艺,制备温度保持在250-400℃之间,反应气体为NH3、N2以及SiH4,其中,
控制SiH4流量为:500-1500sccm,NH3流量为:2000-4000sccm,N2流量为:10000-30000sccm,反应功率控制在:3000-6000W,反应压强控制在:500-1000mtorr,反应间距为:500-1500mils,以形成所述第二绝缘层的第一层结构;
控制SiH4流量为:1000-2000sccm,NH3流量为:3000-5000sccm,N2流量为:10000-30000sccm,反应功率控制在:3000-7000W,反应压强控制在:800-1500mtorr,反应间距为:800-1500mils,以形成所述第二绝缘层的第二层结构;
控制SiH4流量为:1000-2000sccm,NH3流量为:3000-7000sccm,N2流量为:10000-30000sccm,反应功率控制在:3000-7000W,反应压强控制在:1000-2500mtorr,反应间距为:800-1500mils,以形成所述第二绝缘层的第三层结构;
控制SiH4流量为:1000-2000sccm,NH3流量为:4000-8000sccm,N2流量为:10000-30000sccm,反应功率控制在:5000-7000W,反应压强控制在:2000-3000mtorr,反应间距为:800-1500mils,以形成所述第二绝缘层的第四层结构。
优选的是,所述显示面板还包括:驱动电路区,所述扇出区设置在所述像素区和所述驱动电路区之间,所述驱动电路区包括多个第一驱动芯片和多个第二驱动芯片,在形成所述第二绝缘层之后还包括:
通过一次构图工艺,在所述扇出区形成贯穿所述第一绝缘层和所述第二绝缘层的第一过孔,在所述扇出区形成贯穿所述第二绝缘层的第二过孔;其中,所述第一驱动芯片通过所述第一过孔与所述第一信号线电性连接,所述第二驱动芯片通过所述第二过孔与所述第二信号线电性连接所述第二过孔的内壁呈台阶状,每节台阶所在位置为所述第二绝缘层的任意两相邻层结构的接触位置。
进一步优选的是,所述每节台阶所围成的圆形的直径沿背离所述第一绝缘层的方向依次增大。
进一步优选的是,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的每层结构的厚度范围分别为:10-50nm、50-500nm、50-500nm、10-50nm。
进一步优选的是,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的每层结构的刻蚀速率范围分别为:300-600nm/min、300-800nm/min、300-1000nm/min、300-1500nm/min。
更进一步优选的是,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的第二层结构的刻蚀速率比第三层结构的刻蚀速率小100-700nm/min。
解决本发明技术问题所采用的技术方案是一种显示装置,其包括上述的显示面板。
本发明具有如下有益效果:
在本发明的显示面板中,由于采用至少四层结构的第二绝缘层,且每层结构的致密度沿背离所述第一绝缘层的方向逐渐降低,因此该种结构的绝缘层在刻蚀过程中将形成内壁为台阶状的过孔,相应减小了过孔的孔径,以避免出现信号线暴露的情况产生。
本发明的显示面板的制备方法,其可以制备出上述的显示面板,同时该制备方法,工艺简单,容易实现。
本发明的显示装置包括上述的显示面板,因此该显示装置的良率较高,显示品质较好。
附图说明
图1为现有的显示面板的示意图;
图2为图1的A-A'的剖视图;
图3为图1的B-B'的剖视图;
图4为本发明的实施例1的显示面板的第二绝缘层(钝化层)的示意图;
图5本发明的实施例1的显示面板的第一过孔的示意图;
图6为本发明的实施例1的显示面板的第二过孔的示意图。
其中附图标记为:1、像素区;2、扇出区;3、驱动电路区;11、栅线;12、数据线;13、第一绝缘层/栅极绝缘层;14、第二绝缘层/钝化层;14-1、14-2、14-3、14-4为第二绝缘层/钝化层的四层结构;15、第一过孔;16、第二过孔。
具体实施方式
为使本领域技术人员更好地理解本发明的技术方案,下面结合附图和具体实施方式对本发明作进一步详细描述。
一种显示面板,其包括像素区和扇出区所述像素区包括多条交叉设置的第一信号线和第二信号线,所述第一信号线和所述第二信号线均延伸至扇出区,在第一信号线和第二信号线之间设置有第一绝缘层,在第二信号线上方设置有第二绝缘层,所述第二绝缘层包括至少四层结构,其每层结构的致密度沿背离所述第一绝缘层的方向逐渐降低。
本领域技术人员可以理解的是,显示面板上的信号线是要与驱动芯片进行电性连接的,以通过驱动芯片为与信号线连接的像素单元提供信号。而这些信号线是要从像素区延伸至扇出区的,再在扇出区与该信号线对应的位置刻蚀相应的过孔,将驱动芯片的管脚插入到过孔中,以使驱动芯片与信号线电性连接。但是这些信号线并非同层设置,因此过孔的深度也是不同的。在现有技术中为了提高生产效率以及节约成本,通常是将这些过孔采用一次构图工艺形成的,因此导致过孔较浅的孔径较大,从而使得驱动芯片的管脚插入后无法完全被过孔包裹,导致该过孔下方的信号线部分裸露,进而导致该信号线产生不良,影响显示品质。而在本实施例中,将形成较浅过孔的绝缘层(第二绝缘层)的结构改变,即采用至少四层结构的第二绝缘层,且每层结构的致密度沿背离所述第一绝缘层的方向逐渐降低,该种结构的绝缘层在刻蚀过程中将形成内壁为台阶状的过孔,相应减小了过孔的孔径,以避免出现信号线暴露的情况产生,并可灵活地改变生产的监控尺寸。具体的结合下述优选实施方式进行说明。
实施例1:
本实施例提供一种显示面板,其包括像素区、扇出区以及驱动电路区,扇出区设置在像素区与驱动电路区之间;其中,在像素区交叉设置有第一信号线和第二信号线,第一信号线和第二信号线均延伸至扇出区;在驱动电路区中设置于第一驱动芯片和第二驱动芯片;在第一信号线和第二信号线所在层之间设置有第一绝缘层,在第二信号线上方还设置有第二绝缘层;所述第一驱动芯片通过贯穿扇出区中第一信号线上方的第一绝缘层和第二绝缘层的第一过孔与第一信号线电性连接;所述第二驱动芯片通过贯穿扇出区中第二信号线上方的第二绝缘层的第二过孔与第二信号线电性连接。特别的是,本实施例中第二绝缘层包括至少四层结构,且每层结构的致密度沿背离所述第一绝缘层的方向逐渐降低。
如图4至6所示,具体的,本实施例中以第一信号线为栅线11,第二信号线为数据线12,相应的第一驱动芯片为栅极驱动芯片,第二驱动芯片为源极驱动芯片为例进行说明。应当理解的是,也可以是第一信号线为数据线12,第二信号线为栅线11,相应的第一驱动芯片为源极驱动芯片,第二驱动芯片为栅极驱动芯片,在此不再重复说明。
其中,多条栅线11和多条数据线12交叉设置限定出多个像素单元,在栅线11和数据线12之间设置有栅极绝缘层13(第一绝缘层),在数据线12上方还设置有钝化层14(第二绝缘层)。在扇出区靠近驱动电路区的栅线11上方刻蚀形成贯穿栅极绝缘层12和钝化层14的第一过孔15,在数据线12上方刻蚀形成贯穿钝化层14的第二过孔16。此时,驱动电路区的栅极驱动芯片的管脚通过第一过孔15与栅线11电性连接,为栅线11提供栅极扫描线号,源极驱动芯片的管脚则通过第二过孔16与数据线12电性连接,为数据线12提供数据电压信号。特别的是,在本实施例中钝化层14采用至少四层的结构(即图4中所示的14-1、14-2、14-3、14-4),且每层结构的致密度是沿背离栅极绝缘层13的方向递减的,因此刻蚀钝化层14所形成的第二过孔16的内壁为圆形台阶状。可以理解的是,两相邻层结构的致密度不同,故这两层结构的被刻蚀的程度也是不同,即致密度大的层结构较致密度小的层结构刻蚀形成的孔径小,从而很容易相邻层结构的接触的界面拉出台阶,也就是每节台阶所在的位置,进而使得第二过孔16内壁的孔径沿背离所述栅极绝缘层13的方向依次增大。此时,第二过孔16真正所能容纳管脚的孔径应当是第二过孔16内壁的最小孔径,也就是致密度最大一层结构刻蚀形成的孔径,因此相对现有一层结构的钝化层14所刻蚀出的过孔而言,本实施例的第二过孔16的孔径较小,从而可以避免由于第二孔径16较大无法将源极驱动芯片的管脚完全包裹,导致数据线裸露造成显示不良的现象。
需要说明的是,在形成第一过孔15时需要刻蚀钝化层和栅极绝缘层,且第一过孔15和第二过孔16是采用一次构图工艺形成的,因此钝化层14的结构改变,同样会对第一过孔15的孔径造成一定的影响,但是,应当理解的是,栅极绝缘层13的致密度相对钝化层14中致密度最大的一层结构(也就是钝化层14的第一层结构14-1)而言还要大,因此,第二过孔16的孔径是栅极绝缘层13影响的。而且即使采用与现有技术中同样长的刻蚀时间,此时由于刻蚀难易程度增加,会导致所形成的第一过孔15的孔径有所减小,但并不会影响栅极驱动芯片的管脚插入到第一过孔15中,只要稍微用力将栅极驱动芯片下压,其管脚即可插入第一过孔15中与栅线接触。
优选地,钝化层14的每层结构的材料相同。因此,在形成钝化层14各层结构时,工艺简单,可以提高生产效率,可以理解的是,在本实施例中钝化层14的每层结构的材料也可以是不相同的,只要保证钝化层在背离栅极绝缘层13的方向上,各层结构的致密度或刻蚀速率是依次降低的,在对钝化层14进行刻蚀时所形成的第二过孔16的内壁能够成台阶状即可。进一步优选地,本实施例中的钝化层14的材料为氮化硅,当然也不局限于这种材料,也可以是氧化硅等其他的绝缘材料。
优选地,本实施例中的钝化层14结构采用四层结构的钝化层,之所以如此选择是因为,经过实验验证,当钝化层14采用致密度逐渐降低的两层或者三层结构时,经过对该钝化层14刻蚀之后是不能形成内壁为台阶状的过孔,而是内壁为外凸的弧形的过孔,可以理解的是这种过孔仍然不能驱动芯片的管脚完全包裹;当钝化层14采用五层或者更多层结构时,经过对该钝化层14刻蚀之后虽然同样可以形成内壁呈台阶状的过孔,但是随着钝化层14结构的层数的增多,势必会造成工艺的复杂,同时也会增加生产成本,以及生成效率较低的问题;而四层结构的钝化层14结构简单,同时经刻蚀后可以形成内壁为台阶状的过孔,可以将驱动芯片的管脚完全包裹,故可以解决现有技术中不良的产生,且制备四层结构的钝化层14容易实现,节约制备时间,提高生产效率。
具体的,在钝化层14所包括的四层结构14-1、14-2、14-3、14-4中,每层结构的厚度分别为10-50nm、50-500nm、50-500nm、10-50nm,但是此厚度并构成对本实施例的限制,也可以根据具体情况具体设定。需要说明的是,在经过多次试验之后得出,钝化层14的第一层结构14-1和第四层结构14-4的厚度的相差不大,第二层结构14-2和第三层结构14-3的厚度相差不大,第一层结构14-1和第四层结构14-4的厚度均小于第二层结构14-2和第三层结构14-3的厚度时,刻蚀形成第二过孔16时,更容易在第二过孔16内壁中拉出台阶,即如图6所示。
具体的,在钝化层所包括的四层结构14-1、14-2、14-3、14-4中,每层结构的刻蚀速率分别为300-600nm/min、300-800nm/min、300-1000nm/min、300-1500nm/min,可以理解的是,可以通过钝化层14每层结构的刻蚀速率来表征每层结构的致密度,其中,致密度较大的层的刻蚀速率较低,否则反之。同时可以理解的是,通过合理的设置钝化层14的每层结构的致密度,可以使得在刻蚀钝化层14形成的第二过孔16的内壁更容易被拉出环形台阶,通过实验验证得知,在钝化层14的第二层结构14-2的刻蚀速率比第三层结构14-3的刻蚀速率小100-700nm/min时,也就是说第二层结构14-2的致密度与14-3的致密度差距较大,则可以在刻蚀钝化层14形成的第二过孔16的内壁拉出较完美的环形台阶。此时钝化层14的第二层结构14-2和第三层结构14-3接触面的位置所形成的环形(圆形)台阶的直径则可以看作为所监控的第二过孔16的孔径。
实施例2:
本实施例提供一种显示面板的制备方法,其中该显示面板可以为实施例1中所述的显示面板。
其中,显示面板其包括像素区、扇出区和驱动电路区,所述扇出区设置在所述像素区和所述驱动电路区之间;所述像素区包括多条交叉设置的第一信号线和第二信号线,所述第一信号线和所述第二信号线均延伸至扇出区,在第一信号线和第二信号线之间设置有第一绝缘层,在第二信号线上方设置有第二绝缘层,所述第二绝缘层包括至少四层结构,其每层结构的致密度沿背离所述第一绝缘层的方向逐渐降低;所述驱动电路区包括多个第一驱动芯片和多个第二驱动芯片,所述第一驱动芯片通过贯穿所述扇出区的第一绝缘层和第二绝缘层的第一过孔与所述第一信号线电性连接,所述第二驱动芯片通过贯穿所述扇出区的第二绝缘层的第二过孔与所述第二信号线电性连接。
在本实施例中,以第二绝缘层包括四层结构,且四层结构的材料相同,以材料为氮化硅为例,对本实施例的显示面板的制备方法进行说明:
步骤一、在基底上形成第一信号线和第一绝缘层的图形;
具体的,在该步骤中基板采用玻璃等透明材料制成、且经过预先清洗。具体的,在基板上采用溅射方式、热蒸发方式、等离子体增强化学气相沉积(Plasma Enhanced Chemica l VaporDeposition:简称PECVD)方式、低压化学气相沉积(Low PressureChemica l Vapor Deposition:简称LPCVD)方式、大气压化学气相沉积(Atmospheric Pressure Chemica l Vapor Deposition:简称APCVD)方式或电子回旋谐振化学气相沉积(ElectronCyclotron Resonance Chemical Vapor Deposition:简称ECR-CVD)方式形成第一金属薄膜,对该第一金属薄膜进行曝光、显影、刻蚀、剥离形成包括第一信号线的图形;然后采用等离子体增强化学气相沉积方式、低压化学气相沉积方式、大气压化学气相沉积方式或电子回旋谐振化学气相沉积方式或溅射方式形成第一绝缘层。
步骤二、在完成上述步骤的基底上,通过构图工艺形成第二信号线的图形,以及第二绝缘层。
在该步骤中,第二信号线的形成方法与第一信号线的形成方法相同,在此不再详细描述。特别是,在该步骤中第二绝缘层的形成是与第一绝缘层不同的,形成第二绝缘层(以第二绝缘层的材料为氮化硅为例)的步骤具体包括:
通过化学气相沉积工艺,制备温度保持在250-400℃之间,反应气体为NH3、N2以及SiH4,其中,
控制SiH4流量为:500-1500sccm,NH3流量为:2000-4000sccm,N2流量为:10000-30000sccm,反应功率控制在:3000-6000W,反应压强控制在:500-1000mtorr,反应间距为:500-1500mils,以形成所述第二绝缘层的第一层结构;
控制SiH4流量为:1000-2000sccm,NH3流量为:3000-5000sccm,N2流量为:10000-30000sccm,反应功率控制在:3000-7000W,反应压强控制在:800-1500mtorr,反应间距为:800-1500mils,以形成所述第二绝缘层的第二层结构;
控制SiH4流量为:1000-2000sccm,NH3流量为:3000-7000sccm,N2流量为:10000-30000sccm,反应功率控制在:3000-7000W,反应压强控制在:1000-2500mtorr,反应间距为:800-1500mils,以形成所述第二绝缘层的第三层结构;
控制SiH4流量为:1000-2000sccm,NH3流量为:4000-8000sccm,N2流量为:10000-30000sccm,反应功率控制在:5000-7000W,反应压强控制在:2000-3000mtorr,反应间距为:800-1500mils,以形成所述第二绝缘层的第四层结构。
需要说明的是,上述步骤中只是给出一个具体的实现方式,而在实际中,通过调节各气体的流量,控制反应功率、压强以及间距,则可形成所述第二绝缘层的四层结构;其中,SiH4流量为:1000-2000sccm,NH3流量为:2000-8000sccm,N2流量为:10000-30000sccm,反应功率控制在:3000-7000W,反应压强控制在:500-3000mtorr,反应间距为:500-1500mils。同时需要说明的是,形成第二绝缘层的每层结构的气体流量、反应功率、压强以及间距均是不同的,只有这样才能形成致密度不同的四层结构,其中如何控制气体流量、反应功率、反应压强以及反应间距,以形成材料相同且致密度不同的膜层的方法是本领域技术人员已知的,故在此不详细描述。
其中,在第二绝缘层所包括的四层结构中,每层结构的厚度分别为10-50nm、50-500nm、50-500nm、10-50nm,但是此厚度并构成对本实施例的限制,也可以根据具体情况具体设定。需要说明的是,在经过多次试验之后得出,第二绝缘层的第一层结构和第四层结构的厚度的相差不大,第二层结构和第三层结构的厚度相差不大,第一层结构和第四层结构的厚度均小于第二层结构和第三层结构的厚度时,刻蚀形成第二过孔时,更容易在第二过孔内壁中拉出台阶。
其中,在第二绝缘层所包括的四层结构中,每层结构的每层结构的刻蚀速率分别为300-600nm/min、300-800nm/min、300-1000nm/min、300-1500nm/min,可以理解的是,可以通过第二绝缘层每层结构的刻蚀速率来表征每层结构的致密度,其中,致密度较大的层的刻蚀速率较低,否则反之。同时可以理解的是,通过合理的设置第二绝缘层的每层结构的致密度,可以使得在刻蚀第二绝缘层形成的第二过孔的内壁更容易被拉出环形台阶,通过实验验证得知,在第二绝缘层的第二层结构的刻蚀速率比第三层结构的刻蚀速率小100-700nm/min时,也就是说第二层结构的致密度与的致密度差距较大,则可以在刻蚀第二绝缘层形成的第二过孔的内壁拉出较完美的环形台阶。此时第二绝缘层的第二层结构和第三层结构接触面的位置所形成的环形台阶的直径则可以看作为所监控的第二过孔的孔径。
步骤三、在完成上述步骤的基底上,通过构图工艺形成包括第一过孔和第二过孔的图形。
在该步骤中,采用涂覆(包括旋涂)方法,在第二绝缘层的第四层结构上方形成有机膜;有机膜采用有机树脂形成,有机树脂包括丙烯酸类成膜树脂、酚醛树脂类成膜树脂、乙烯基聚合物成膜树脂或聚酰亚胺成膜树脂;然后通过构图工艺,形成贯穿第一绝缘层和第二绝缘层,用于将第一信号线和第一驱动芯片连接的第一过孔,以及贯穿第二绝缘层,用于将第二信号线与第二驱动芯片连接的第二过孔,每节台阶所在位置为所述第二绝缘层的任意两相邻层结构的接触位置,且所述每节台阶所围成的圆形的直径沿背离所述第一绝缘层的方向依次增大,至此完成显示面板上扇形区过孔的制备。
需要说明的是,上述实施例中仅仅是以制备四层结构的第二绝缘层为例进行说明的,以同样的方法还可以制备四层以上结构的第二绝缘层,只要控制要控制气体流量、反应功率、反应压强以及反应间距即可实现。
可以理解的是,在本实施例的制备方法中,所形成的第二绝缘层结构至少是包括四层的,因此在最有一步的刻蚀中所形成的第二过孔的内壁上一定会被拉出环形台阶,故此时作为第二过孔的监控孔径将会发生改变,也就是实施例1中所述的第二过孔的监控孔径将会减小,从而可以将插入到第二过孔中的第二驱动芯片的管脚完全包裹,避免外界环境对第二驱动芯片的管脚以及第二过孔下方的第二信号线造成污染,导致不良。
实施例3:
本实施例提供一种显示装置,其包括实施例1所述的显示面板,故其性能更好,良率较高。
本发明所提供的显示装置可以为TN、ADS、IPS、LTPS等任何模式的液晶显示装置。该显示装置可以为液晶面板、液晶电视、显示器、手机、导航仪等任何具有显示功能的产品或部件。
可以理解的是,以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式,然而本发明并不局限于此。对于本领域内的普通技术人员而言,在不脱离本发明的精神和实质的情况下,可以做出各种变型和改进,这些变型和改进也视为本发明的保护范围。

Claims (20)

1.一种显示面板,其包括:像素区和扇出区,所述像素区包括多条交叉设置的第一信号线和第二信号线,所述第一信号线和所述第二信号线均延伸至扇出区,在第一信号线和第二信号线之间设置有第一绝缘层,在第二信号线上方设置有第二绝缘层,其特征在于,所述第二绝缘层包括至少四层结构,且每层结构的致密度沿背离所述第一绝缘层的方向逐渐降低。
2.根据权利要求1所述的显示面板,其特征在于,所述第二绝缘层的每层结构的材料相同。
3.根据权利要求1所述的显示面板,其特征在于,所述显示面板还包括:驱动电路区,
所述扇出区设置在所述像素区和所述驱动电路区之间,所述驱动电路区包括多个第一驱动芯片和多个第二驱动芯片,所述第一驱动芯片通过贯穿所述扇出区的第一绝缘层和第二绝缘层的第一过孔与所述第一信号线电性连接,所述第二驱动芯片通过贯穿所述扇出区的第二绝缘层的第二过孔与所述第二信号线电性连接。
4.根据权利要求3所述的显示面板,其特征在于,所述第二过孔的内壁呈台阶状,每节台阶所在位置为所述第二绝缘层的任意两相邻层结构的接触位置。
5.根据权利要求4所述的显示面板,其特征在于,所述每节台阶所围成的圆形的直径,沿背离所述第一绝缘层的方向依次增大。
6.根据权利要求1至5中任意一项所述的显示面板,其特征在于,所述第二绝缘层包括四层结构。
7.根据权利要求6所述的显示面板,其特征在于,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的每层结构的厚度范围分别为:10-50nm、50-500nm、50-500nm、10-50nm。
8.根据权利要求6所述的显示面板,其特征在于,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的每层结构的刻蚀速率范围分别为:300-600nm/min、300-800nm/min、300-1000nm/min、300-1500nm/min。
9.根据权利要求8所述的显示面板,其特征在于,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的第二层结构的刻蚀速率比第三层结构的刻蚀速率小100-700nm/min。
10.根据权利要求1-5中任意一项所述的显示面板,其特征在于,所述第一信号线为栅线,第二信号线为数据线,所述第一驱动芯片为栅极驱动芯片,所述第二驱动芯片为源极驱动芯片。
11.根据权利要求1-5中任意一项所述的显示面板,其特征在于,所述第一信号线为数据线,第二信号线为栅线,所述第一驱动芯片为源极驱动芯片,所述第二驱动芯片为栅极驱动芯片。
12.一种显示面板的制备方法,所述显示面板包括像素区和扇出区,所述显示面板的制备方法包括:依次在基底上形成第一信号线、第一绝缘层、第二信号线和第二绝缘层的步骤,其中,第一信号线和第二信号线交叉设置,且均从像素区延伸至扇出区;其特征在于,所述显示面板的制备方法中,形成所述第二绝缘层的步骤包括:
在形成有所述第二信号线的基底上方,依次形成至少四层致密度逐渐降低的绝缘薄膜,以形成第二绝缘层的各层结构。
13.根据权利要求12所述的显示面板的制备方法,其特征在于,所述第二绝缘层的每层结构的材料相同。
14.根据权利要求13所述的显示面板的制备方法,其特征在于,所述第二绝缘层的包括四层结构,在形成有所述第二信号线的基底上方,依次形成所述第二绝缘层的四层结构步骤包括:
通过化学气相沉积工艺,制备温度保持在250-400℃之间,反应气体为NH3、N2以及SiH4,其中,
控制SiH4流量为:500-1500sccm,NH3流量为:2000-4000sccm,N2流量为:10000-30000sccm,反应功率控制在:3000-6000W,反应压强控制在:500-1000mtorr,反应间距为:500-1500mils,以形成所述第二绝缘层的第一层结构;
控制SiH4流量为:1000-2000sccm,NH3流量为:3000-5000sccm,N2流量为:10000-30000sccm,反应功率控制在:3000-7000W,反应压强控制在:800-1500mtorr,反应间距为:800-1500mils,以形成所述第二绝缘层的第二层结构;
控制SiH4流量为:1000-2000sccm,NH3流量为:3000-7000sccm,N2流量为:10000-30000sccm,反应功率控制在:3000-7000W,反应压强控制在:1000-2500mtorr,反应间距为:800-1500mils,以形成所述第二绝缘层的第三层结构;
控制SiH4流量为:1000-2000sccm,NH3流量为:4000-8000sccm,N2流量为:10000-30000sccm,反应功率控制在:5000-7000W,反应压强控制在:2000-3000mtorr,反应间距为:800-1500mils,以形成所述第二绝缘层的第四层结构。
15.根据权利要求12-14中任意一项所述的显示面板的制备方法,其特征在于,所述显示面板还包括:驱动电路区,所述扇出区设置在所述像素区和所述驱动电路区之间,所述驱动电路区包括多个第一驱动芯片和多个第二驱动芯片,在形成所述第二绝缘层之后还包括:
通过一次构图工艺,在所述扇出区形成贯穿所述第一绝缘层和所述第二绝缘层的第一过孔,在所述扇出区形成贯穿所述第二绝缘层的第二过孔;其中,所述第一驱动芯片通过所述第一过孔与所述第一信号线电性连接,所述第二驱动芯片通过所述第二过孔与所述第二信号线电性连接,所述第二过孔的内壁呈台阶状,每节台阶所在位置为所述第二绝缘层的任意两相邻层结构的接触位置。
16.根据权利要求15所述的显示面板的制备方法,其特征在于,所述每节台阶所围成的圆形的直径,沿背离所述第一绝缘层的方向依次增大。
17.根据权利要求14所述的显示面板的制备方法,其特征在于,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的每层结构的厚度范围分别为:10-50nm、50-500nm、50-500nm、10-50nm。
18.根据权利要求14所述的显示面板的制备方法,其特征在于,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的每层结构的刻蚀速率范围分别为:300-600nm/min、300-800nm/min、300-1000nm/min、300-1500nm/min。
19.根据权利要求18所述的显示面板的制备方法,其特征在于,在所述第二绝缘层的四层结构中,沿背离所述第一绝缘层方向上的第二层结构的刻蚀速率比第三层结构的刻蚀速率小100-700nm/min。
20.一种显示装置,其特征在于,包括权利要求1至11中任意一项所述的显示面板。
CN201510018279.0A 2015-01-14 2015-01-14 显示面板及其制备方法、显示装置 Expired - Fee Related CN104538407B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201510018279.0A CN104538407B (zh) 2015-01-14 2015-01-14 显示面板及其制备方法、显示装置
US14/905,380 US9825063B2 (en) 2015-01-14 2015-08-18 Display panel and method of fabricating the same, and display device
PCT/CN2015/087334 WO2016112684A1 (zh) 2015-01-14 2015-08-18 显示面板及其制备方法、显示装置
EP15832873.2A EP3249687B1 (en) 2015-01-14 2015-08-18 Manufacturing method of a display panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510018279.0A CN104538407B (zh) 2015-01-14 2015-01-14 显示面板及其制备方法、显示装置

Publications (2)

Publication Number Publication Date
CN104538407A true CN104538407A (zh) 2015-04-22
CN104538407B CN104538407B (zh) 2017-11-10

Family

ID=52853910

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510018279.0A Expired - Fee Related CN104538407B (zh) 2015-01-14 2015-01-14 显示面板及其制备方法、显示装置

Country Status (4)

Country Link
US (1) US9825063B2 (zh)
EP (1) EP3249687B1 (zh)
CN (1) CN104538407B (zh)
WO (1) WO2016112684A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097839A (zh) * 2015-07-20 2015-11-25 京东方科技集团股份有限公司 一种绝缘层、阵列基板及其制作方法、显示装置
WO2016112684A1 (zh) * 2015-01-14 2016-07-21 京东方科技集团股份有限公司 显示面板及其制备方法、显示装置
CN107331694A (zh) * 2017-09-04 2017-11-07 京东方科技集团股份有限公司 一种oled显示面板及其制备方法、oled显示装置
CN109671669A (zh) * 2018-12-25 2019-04-23 信利半导体有限公司 过孔加工方法、基板结构及显示装置
WO2020108011A1 (zh) * 2018-11-29 2020-06-04 京东方科技集团股份有限公司 显示基板及其制作方法和显示装置
CN115332273A (zh) * 2022-10-14 2022-11-11 广州华星光电半导体显示技术有限公司 阵列基板、阵列基板的制作方法及显示面板

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113272881B (zh) * 2019-11-15 2023-08-29 京东方科技集团股份有限公司 显示面板、拼接显示面板、其制备方法
CN111323949A (zh) * 2020-04-15 2020-06-23 昆山国显光电有限公司 阵列基板及显示面板
CN116569124A (zh) * 2020-06-03 2023-08-08 苹果公司 基于眼睛注视的生物反馈

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110430A (zh) * 2006-07-18 2008-01-23 统宝光电股份有限公司 具有薄膜晶体管装置的图像显示系统及其制造方法
US20080280385A1 (en) * 2005-10-03 2008-11-13 Nec Lcd Technologies, Ltd. Thin-film transistor, TFT-array substrate, liquid-crystal display device and method of fabricating the same
CN103117249A (zh) * 2013-01-29 2013-05-22 信利半导体有限公司 像素电极上钝化层的制作方法、液晶显示器及其制作方法
US20130242215A1 (en) * 2012-03-19 2013-09-19 Samsung Display Co., Ltd. Liquid crystal display having shielding conductor
CN204375751U (zh) * 2015-01-14 2015-06-03 京东方科技集团股份有限公司 显示面板及显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04142740A (ja) * 1990-10-03 1992-05-15 Oki Electric Ind Co Ltd コンタクトホールの形成方法
US6458657B1 (en) * 2000-09-25 2002-10-01 Macronix International Co., Ltd. Method of fabricating gate
KR20100041165A (ko) * 2008-10-13 2010-04-22 삼성전자주식회사 표시 장치 및 그를 포함하는 멀티 표시 장치
JP2012038965A (ja) * 2010-08-09 2012-02-23 Lapis Semiconductor Co Ltd 半導体装置及びその製造方法
US8970799B2 (en) * 2011-07-19 2015-03-03 Panasonic Intellectual Property Management Co., Ltd. Liquid crystal display device and method of manufacturing the same
CN202189209U (zh) * 2011-09-05 2012-04-11 京东方科技集团股份有限公司 引线结构、液晶显示屏引线区结构和液晶显示屏
JP5838119B2 (ja) * 2012-04-24 2015-12-24 株式会社ジャパンディスプレイ 薄膜トランジスタ及びそれを用いた表示装置
WO2014192221A1 (ja) * 2013-05-29 2014-12-04 パナソニック株式会社 薄膜トランジスタ装置とその製造方法、および表示装置
US9117879B2 (en) * 2013-12-30 2015-08-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
CN104538407B (zh) * 2015-01-14 2017-11-10 京东方科技集团股份有限公司 显示面板及其制备方法、显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080280385A1 (en) * 2005-10-03 2008-11-13 Nec Lcd Technologies, Ltd. Thin-film transistor, TFT-array substrate, liquid-crystal display device and method of fabricating the same
CN101110430A (zh) * 2006-07-18 2008-01-23 统宝光电股份有限公司 具有薄膜晶体管装置的图像显示系统及其制造方法
US20130242215A1 (en) * 2012-03-19 2013-09-19 Samsung Display Co., Ltd. Liquid crystal display having shielding conductor
CN103117249A (zh) * 2013-01-29 2013-05-22 信利半导体有限公司 像素电极上钝化层的制作方法、液晶显示器及其制作方法
CN204375751U (zh) * 2015-01-14 2015-06-03 京东方科技集团股份有限公司 显示面板及显示装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9825063B2 (en) 2015-01-14 2017-11-21 Boe Technology Group Co., Ltd. Display panel and method of fabricating the same, and display device
WO2016112684A1 (zh) * 2015-01-14 2016-07-21 京东方科技集团股份有限公司 显示面板及其制备方法、显示装置
CN105097839A (zh) * 2015-07-20 2015-11-25 京东方科技集团股份有限公司 一种绝缘层、阵列基板及其制作方法、显示装置
CN107331694B (zh) * 2017-09-04 2020-03-17 京东方科技集团股份有限公司 一种oled显示面板及其制备方法、oled显示装置
WO2019041941A1 (zh) * 2017-09-04 2019-03-07 京东方科技集团股份有限公司 Oled显示面板及其制造方法、oled显示装置
CN107331694A (zh) * 2017-09-04 2017-11-07 京东方科技集团股份有限公司 一种oled显示面板及其制备方法、oled显示装置
US11538883B2 (en) 2017-09-04 2022-12-27 Chengdu Boe Optoelectronics Technology Co., Ltd. OLED display panel and OLED device with wire overlying step in via-holes, and manufacturing method thereof
WO2020108011A1 (zh) * 2018-11-29 2020-06-04 京东方科技集团股份有限公司 显示基板及其制作方法和显示装置
CN111244039A (zh) * 2018-11-29 2020-06-05 合肥鑫晟光电科技有限公司 密封结构及其制作方法和显示装置
US11385506B2 (en) 2018-11-29 2022-07-12 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Display substrate and manufacturing method thereof and display apparatus
US11650461B2 (en) 2018-11-29 2023-05-16 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Display substrate and manufacturing method thereof and display apparatus
US11914250B2 (en) 2018-11-29 2024-02-27 Hefei Xinsheng Optoelectronics Technology Co., Ltd. Display substrate and manufacturing method thereof and display apparatus
CN109671669A (zh) * 2018-12-25 2019-04-23 信利半导体有限公司 过孔加工方法、基板结构及显示装置
CN115332273A (zh) * 2022-10-14 2022-11-11 广州华星光电半导体显示技术有限公司 阵列基板、阵列基板的制作方法及显示面板

Also Published As

Publication number Publication date
WO2016112684A1 (zh) 2016-07-21
EP3249687B1 (en) 2020-05-06
US20160372489A1 (en) 2016-12-22
EP3249687A1 (en) 2017-11-29
CN104538407B (zh) 2017-11-10
EP3249687A4 (en) 2018-10-24
US9825063B2 (en) 2017-11-21

Similar Documents

Publication Publication Date Title
CN104538407A (zh) 显示面板及其制备方法、显示装置
CN103489877B (zh) 阵列基板及其制造方法和显示装置
US20170271368A1 (en) Display substrate, manufacturing method for the same, and display device
US10121839B2 (en) Display panel
CN204375751U (zh) 显示面板及显示装置
US9502571B2 (en) Thin film layer and manufacturing method thereof, substrate for display and liquid crystal display
CN103531593B (zh) 像素结构、阵列基板、显示装置及像素结构的制造方法
US20170255070A1 (en) Liquid Crystal Display Panel, Array Substrate And Manufacturing For The Same
WO2017152502A1 (zh) 阵列基板及其制备方法和显示面板
CN103545319A (zh) 低温多晶硅薄膜晶体管阵列基板及其制作方法、显示装置
CN103354206A (zh) 过孔制作方法、显示面板制作方法及显示面板
EP3151279B1 (en) Array substrate and manufacturing method therefor, and display device
CN103474439B (zh) 一种显示装置、阵列基板及其制作方法
US9716117B2 (en) Method for producing a via, a method for producing an array substrate, an array substrate, and a display device
CN104678671B (zh) 显示基板及其制造方法和显示装置
US10082714B2 (en) Thin-film transistor substrate manufacturing method, thin-film transistor substrate, and liquid crystal panel
CN110233155B (zh) 一种阵列基板及其制作方法、显示面板
US20220028986A1 (en) Display panel, display panel manufacturing method, and display device
US9263483B2 (en) Array panel and manufacturing method for the same
JP2014134801A (ja) アレイ基板及びその製造方法
CN103762246A (zh) 一种薄膜电晶体场效应管及其制造方法
US10345659B2 (en) Array substrate and liquid crystal display panel
CN107611115B (zh) 集成电路针脚、内嵌式触摸屏及集成电路针脚的封装方法
CN103745980B (zh) 薄膜晶体管阵列基板及其制作方法及液晶显示装置
CN102749779B (zh) 像素阵列基板、显示面板、接触窗结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20171110

Termination date: 20220114