CN104538394A - 阵列基板、显示装置及阵列基板的制备方法 - Google Patents
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Abstract
本发明提供一种阵列基板、显示装置和阵列基板的制备方法。阵列基板包括：基板，以及设置在基板同一表面上的薄膜晶体管及下拉电容，下拉电容邻近薄膜晶体管设置；薄膜晶体管包括：依次层叠设置在基板的表面上的栅极、栅极绝缘层及沟道层；源极和漏极，源极和漏极设置在沟道层上，且源极与漏极间隔设置；钝化层，层叠设置在源极、漏极及沟道层上，钝化层上设置贯穿孔，贯穿孔对应漏极设置，像素电极通过贯穿孔与漏极相连；下拉电容包括：依次层叠设置在基板的表面上的第一导电层、第一隔离层、填充层、第二隔离层及第二导电层；所述填充层的厚度与所述第一隔离层的厚度之和大于漏极与沟道层的厚度之和，以使第二导电层与像素电极位于不同的平面内。
Description
技术领域
本发明涉及显示领域，尤其涉及一种阵列基板及显示装置。
背景技术
液晶显示装置作为一种常见的显示装置，由于其具有低功耗、体积小、质量轻等特点，而备受用户的青睐。采用垂直配向技术的薄膜晶体管液晶显示装置(Thin Film Transistor Liquid Crystal Display,TFT-LCD)中，通常将像素划分为主(Main)区域和次(Sub)区域，并使次区域的像素电压低于主区域的像素电压，以改善大视角色偏。通常情况下，设置主区域的薄膜晶体管和次区域的薄膜晶体管的阵列基板上还设置下拉电容，所述下拉电容和所述次区域的薄膜晶体管配合，分担次区域的薄膜晶体管上的一部分电荷，以使次区域的像素电压降低到适当的比例。所述下拉电容采用的是MII结构。所述MII结构的下拉电容的结构通常为金属层、第一绝缘层(比如G-SiNx)、第二绝缘层(PA-SiNx)和透明导电层。由此可见，所述MII结构的下拉电容的最上层通常为透明导电层，比如氧化铟锡(Indium Tin Oxides，ITO)。次区域的薄膜晶体管的最上层也为透明导电层(可以为像素电极)，次区域的薄膜晶体管的最上层的透明导电层和MII结构的下拉电容的最上层的透明导电层位于同一层上，且彼此之间间隔较小。在阵列基板的制备过程中比如在蚀刻或者显影的过程中，容易产生透明导电层的残留，使得次区域的薄膜晶体管(Sub TFT)的最上层的透明导电层和MII结构的下拉电容的最上层的透明导电层之间发生短路，从而导致该下拉电容不能正常地拉低次区域的像素电压，从而导致所述像素产生微亮点，进而影响显示装置的显示品质。请参阅图1和图2，图1为现有技术中次区域的薄膜晶体管最上层的透明导电层与下拉电容最上层的透明导电层之间发生短路的示意图；图2为现有技术中显示装置产生微亮点的示意图。在图1和图2中，所述次区域的薄膜晶体管最上层的透明导电层与下拉电容最上层的透明导电层之间发生短路而产生微亮点在图中以SP表示，下拉电容以C表示。
发明内容
本发明提供了一种阵列基板，所述阵列基板具有较高的显示品质。
所述阵列基板包括：
基板，以及设置在所述基板同一表面上的薄膜晶体管及下拉电容，所述下拉电容邻近所述薄膜晶体管设置；
所述薄膜晶体管包括：
依次层叠设置在所述基板的表面上的栅极、栅极绝缘层及沟道层；
源极和漏极，所述源极和所述漏极设置在所述沟道层上，且所述源极与所述漏极间隔设置；
钝化层，层叠设置在所述源极、所述漏极及所述沟道层上，所述钝化层上设置贯穿孔，所述贯穿孔对应所述漏极设置，像素电极通过所述贯穿孔与所述漏极相连；
所述下拉电容包括：
依次层叠设置在所述基板的表面上的第一导电层、第一隔离层、填充层、第二隔离层及第二导电层；所述填充层的厚度与所述第一隔离层的厚度之和大于所述漏极与所述沟道层的厚度之和，以使得所述第二导电层与所述像素电极位于不同的平面内。
其中，所述填充层的厚度大于所述源极的厚度且所述填充层的厚度大于所述漏极的厚度。
其中，所述填充层的厚度与所述第一隔离层的厚度之和大于所述漏极与所述沟道层的厚度之和0.3um～0.6um以使得所述第二导电层比所述像素电极高出0.3um～0.6um。
其中，所述填充层的材质为金属或者合金。
一方面提供了一种显示装置，所述显示装置包括上述各个实施方式中任意一种实施方式的阵列基板。
一方面提供了一种阵列基板的制备方法，所述阵列基板的制备方法包括：
提供一基板；
在所述基板的表面设置第一金属层，图案化所述第一金属层以形成栅极和第一导电层，所述栅极和所述第一导电层间隔设置；
在所述栅极上形成栅极绝缘层；
设置第一半导体层，图案化所述第一半导体层，以形成设置在所述栅极绝缘层上的沟道层以及设置在所述第一导电层上的第一隔离层；
设置第二金属层，图案化所述第二金属层，以形成设置在所述沟道层两侧的源极和漏极，以及设置在所述第一隔离层上的填充层；所述填充层与所述第一隔离层的厚度之和大于所述漏极与所述沟道层的厚度之和；
设置绝缘层，定义设置在所述源极、所述漏极及所述沟道层上的绝缘层为钝化层，定义设置在所述填充层上的绝缘层为第二隔离层；
在所述第二隔离层上形成第二导电层；所述栅极、所述栅极绝缘层、所述沟道层、所述源极、所述漏极定义为薄膜晶体管；所述第一导电层、所述第一隔离层、所述填充层、所述第二隔离层及所述第二导电层定义为下拉电容；
在所述钝化层上对应所述漏极形成贯穿孔，在所述钝化层上对应所述贯穿孔设置像素电极。
其中，所述填充层与所述源极及所述漏极在同一制程中形成。
其中，所述第一导电层与所述栅极在同一制程中形成，所述第一隔离层与所述沟道层在同一制程中形成。
其中，所述第二隔离层与所述钝化层在同一制程中形成。
其中，所述填充层的厚度大于所述源极的厚度且所述填充层的厚度大于所述漏极的厚度。
在本发明的阵列基板及显示装置中，通过在所述下拉电容中增加了填充层，以使得所述下拉电容的所述第二导电层与所述像素电极不在同一平面内，从而增加了所述第二导电层与所述像素电极之间的距离，因此，第二导电层与所述像素电极之间不容易发生短路，从而提升了所述显示装置的显示品质。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中次区域的薄膜晶体管最上层的透明导电层与下拉电容最上层的透明导电层之间发生短路的示意图。
图2为现有技术中显示装置产生微亮点的示意图。
图3为本发明一较佳实施方式的阵列基板的剖面结构示意图。
图4为本发明一较佳实施方式的显示装置的剖面结构示意图。
图5为本发明一较佳实施方式的阵列基板的制备方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图3，图3为本发明一较佳实施方式的阵列基板的剖面结构示意图。所述阵列基板10包括基板110，以及层叠设置在所述基板110的同一侧的薄膜晶体管100和下拉电容200，所述薄膜晶体管100可以为对应次像素区域的薄膜晶体管，所述下拉电容200邻近所述薄膜晶体管100设置。所述薄膜晶体管100包括依次层叠设置在所述基板110的表面上的栅极120、栅极绝缘层130及沟道层140。所述薄膜晶体管100还包括源极150、漏极160和钝化层170，所述源极150和所述漏极160设置在所述沟道层140上，且所述源极150和所述漏极160间隔设置。所述钝化层170层叠设置在所述源极150、所述漏极160及所述沟道层140上，所述钝化层170上设置贯穿孔171，所述贯穿孔171对应所述漏极160设置，像素电极300通过所述贯穿孔171与所述漏极160相连。所述下拉电容200包括依次层叠设置在所述基板110的表面上的第一导电层210、第一隔离层220、填充层230、第二隔离层240及第二导电层250。所述第二导电层250与所述像素电极300位于不同的平面内。换句话说，所述第二导电层250与所述像素电极300不位于同一平面内。
所述基板110包括相对设置的第一表面a和第二表面b，在本实施方式中，所述薄膜晶体管100及所述下拉电容200设置在所述基板110的所述第一表面a上。在其他实施方式中，所述薄膜晶体管100及所述下拉电容200设置在所述基板110的所述第二表面b上。所述基板110为透明的基板，在本实施方式中，所述基板110为玻璃基板。可以理解地，在其他实施方式中，所述基板110也可以为塑料基板。
在一实施方式中，所述阵列基板100还包括缓冲层(图未示)，所述缓冲层设置在基板110上，此时，所述薄膜晶体管100以及所述下拉电容200通过所述缓冲层设置在所述基板100的表面上。所述缓冲层用于缓冲在所述基板110上制作所述薄膜晶体管100以及所述下拉电容200的过程中受到的应力，以避免所述基板110的损坏或者破裂。所述缓冲层的材质选自氧化硅层，氮化硅层，氮氧化硅层及其组合的其中之一。
所述栅极120设置在所述基板110的第一表面a的中部，所述栅极120的材质为金属或者合金，举例而言，所述栅极120的材质选自铜、钨、铬、铝及其组合的其中之一。
所述栅极绝缘层130覆盖在所述栅极120以及所述基板110的未覆盖所述栅极120的第一表面a上。所述栅极绝缘层130的材质可以为氧化硅层，氮化硅层，氮氧化硅层及其组合的其中之一。
所述沟道层140设置于所述栅极绝缘层130上，所述沟道层140用于在所述栅极120的控制下产生电流或者在所述栅极120的控制下不产生电流。当所述薄膜晶体管100导通时，所述沟道层140为所述薄膜晶体管100中电流流过的通道。
所述源极150和所述漏极160设置在所述沟道层140上，且所述源极150和所述漏极160间隔设置。当所述薄膜晶体管100的栅极120控制所述沟道层140中有电流通过时，所述源极150和所述漏极160导通，所述薄膜晶体管100处于导通状态；当所述薄膜晶体管100的栅极120控制所述沟道层140没有电流通过时，所述源极150和所述漏极160关断，所述薄膜晶体管100处于断开状态。
所述钝化层170覆盖所述源极150、所述漏极160以及未覆盖所述源极150和所述漏极160的所述沟道层140。所述钝化层170上设置贯穿孔(via hole)171，所述贯穿孔171对应所述漏极160设置。一像素电极300通过所述贯穿孔171与所述漏极160相连。所述像素电极300的材质为透明导电材料，所述像素电极300包含铟锡氧化物、铟锌氧化物、氧化铟或者氧化锌等之一或者任意组合。
所述下拉电容200包括依次层叠设置在所述基板100的表面上的第一导电层210、第一隔离层220、填充层230、第二隔离层240及第二导电层250。
所述下拉电容200的所述第一导电层210设置在所述基板110的第一表面的中部。所述第一导电层210与所述栅极120间隔设置，并位于同一平面。所述栅极210的材质为金属或者合金，举例而言，所述栅极210的材质选自铜、钨、铬、铝及其组合的其中之一。优选地，所述下拉电容200的所述第一导电层210与所述薄膜晶体管100的所述栅极120在同一制程中形成，以节约所述阵列基板10的制备工序。所述第一导电层210及所述栅极120可以通过如下方式形成。首先，在所述基板110的所述第一表面a上形成一层金属层，为了方便描述，此处的金属层称为第一金属层；接着，图案化所述第一金属层，以形成间隔设置的所述栅极120和所述第一导电层210。
所述下拉电容200的所述第一隔离层220与所述沟道层140在同一制程中形成，以节约所述阵列基板10的制备工序。所述第一隔离层220和所述沟道层140的材质可以为非晶硅(amorphous silicon，α-Si)。
所述下拉电容200的所述填充层230与所述源极150及所述漏极160在同一制程中形成，以节约所述阵列基板10的制备工序。在本实施方式中，所述填充层230的材料与所述源极150及所述漏极160的材料相同。所述填充层230、所述源极150及所述漏极160的材质可以为选自铜、钨、铬、铝及其组合的其中之一。所述填充层230、所述源极150及所述漏极160的制备过程如下。首先，在所述沟道层140及所述第一隔离层220上形成一层金属层，为了方便描述，此处的金属层称为第二金属层；接着，图案化所述第二金属层，以形成设置在所述沟道层140上且间隔设置的所述源极150和所述漏极160，及设置在所述第一隔离层220上的所述填充层230。
所述下拉电容200的所述第二隔离层240与钝化层170在同一制程中形成，以节约所述阵列基板10的制备工序。所述第二导电层250与所述像素电极300也在同一制程中形成，以节约所述阵列基板10的制备工序。在本实施方式中，所述第二导电层250比所述像素电极300高出0.3um～0.6um。此高度差足够使得所述第二导电层250与所述像素电极300位于不同的平面内，从而有效减小第二导电层250及所述像素电极300之间发生短路的几率。
在本发明的阵列基板10中，通过在所述下拉电容200中增加了填充层230，以使得所述下拉电容200的所述第二导电层250与所述像素电极300不在同一平面内，从而增加了所述第二导电层250与所述像素电极300之间的距离，因此，第二导电层250与所述像素电极300之间不容易发生短路，从而提升了所述阵列基板10的显示品质。
下面结合图3对本发明的显示装置进行介绍。请一并参阅图4，图4为本发明一较佳实施方式的显示装置的剖面结构示意图。所述显示装置1包括阵列基板10和彩色滤光基板20，所述阵列基板10和所述彩色滤光基板20相对设置。所述阵列基板10的具体结构如图3所示。在本实施方式中，所述显示装置1为液晶显示装置，所述显示装置1还包括设置在所述阵列基板10和所述彩色滤光基板20之间的液晶层30。
所述阵列基板10包括基板110，以及层叠设置在所述基板110的同一表面的薄膜晶体管100和下拉电容200，所述下拉电容200邻近所述薄膜晶体管100设置。所述薄膜晶体管100包括依次层叠设置在所述基板110的表面上的栅极120、栅极绝缘层130及沟道层140。所述薄膜晶体管100还包括源极150、漏极160和钝化层170，所述源极150和所述漏极160设置在所述沟道层140上，且所述源极150和所述漏极160间隔设置。所述钝化层170层叠设置在所述源极150、所述漏极160及所述沟道层140上，所述钝化层170上设置贯穿孔171，所述贯穿孔171对应所述漏极160设置，像素电极300通过所述贯穿孔171与所述漏极160相连。所述下拉电容200包括依次层叠设置在所述基板110的表面上的第一导电层210、第一隔离层220、填充层230、第二隔离层240及第二导电层250。所述第二导电层250与所述像素电极300位于不同的平面内。换句话说，所述第二导电层250与所述像素电极300不位于同一平面内。
所述基板110包括相对设置的第一表面a和第二表面b，在本实施方式中，所述薄膜晶体管100及所述下拉电容200设置在所述基板110的所述第一表面a上，所述第一表面a邻近所述液晶层30设置。在其他实施方式中，所述薄膜晶体管100及所述下拉电容200设置在所述基板110的所述第二表面b上，所述第二表面b邻近所述液晶层30设置。所述基板110为透明的基板，在本实施方式中，所述基板110为玻璃基板。可以理解地，在其他实施方式中，所述基板110也可以为塑料基板。
在一实施方式中，所述阵列基板100还包括缓冲层(图未示)，此时，所述薄膜晶体管100以及所述下拉电容200通过所述缓冲层设置在所述基板100的表面上。所述缓冲层用于缓冲在所述基板110上制作所述薄膜晶体管100以及所述下拉电容200的过程中受到的应力，以避免所述基板110的损坏或者破裂。所述缓冲层的材质选自氧化硅层，氮化硅层，氮氧化硅层及其组合的其中之一。
所述栅极120设置在所述基板110的第一表面a的中部，所述栅极120的材质为金属或者合金，举例而言，所述栅极120的材质选自铜、钨、铬、铝及其组合的其中之一。
所述栅极绝缘层130覆盖在所述栅极120以及所述基板110的未覆盖所述栅极120的第一表面a上。所述栅极绝缘层130的材质可以为氧化硅层，氮化硅层，氮氧化硅层及其组合的其中之一。
所述沟道层140设置于所述栅极绝缘层130上，所述沟道层140用于在所述栅极120的控制下产生电流或者在所述栅极120的控制下不产生电流。当所述薄膜晶体管100导通时，所述沟道层140为所述薄膜晶体管100中电流流过的通道。
所述源极150和所述漏极160设置在所述沟道层140上，且所述源极150和所述漏极160间隔设置。当所述薄膜晶体管100的栅极120控制所述沟道层140中有电流通过时，所述源极150和所述漏极160导通，所述薄膜晶体管100处于导通状态；当所述薄膜晶体管100的栅极120控制所述沟道层140没有电流通过时，所述源极150和所述漏极160关断，所述薄膜晶体管100处于断开状态。
所述钝化层170覆盖所述源极150、所述漏极160以及未覆盖所述源极150和所述漏极160的所述沟道层140。所述钝化层170上设置贯穿孔(via hole)171，所述贯穿孔171对应所述漏极160设置。一像素电极300通过所述贯穿孔171与所述漏极160相连。所述像素电极300的材质为透明导电材料，所述像素电极300包含铟锡氧化物、铟锌氧化物、氧化铟或者氧化锌等之一或者任意组合。
所述下拉电容200包括依次层叠设置在所述基板100的表面上的第一导电层210、第一隔离层220、填充层230、第二隔离层240及第二导电层250。
所述下拉电容200的所述第一导电层210设置在所述基板110的第一表面的中部。所述第一导电层210与所述栅极120间隔设置。所述栅极210的材质为金属或者合金，举例而言，所述栅极210的材质选自铜、钨、铬、铝及其组合的其中之一。优选地，所述下拉电容200的所述第一导电层210与所述薄膜晶体管100的所述栅极120在同一制程中形成，以节约所述阵列基板10的制备工序。所述第一导电层210及所述栅极120可以通过如下方式形成。首先，在所述基板110的所述第一表面a上形成一层金属层，为了方便描述，此处的金属层称为第一金属层；接着，图案化所述第一金属层，以形成间隔设置的所述栅极120和所述第一导电层210。
所述下拉电容200的所述第一隔离层220与所述沟道层140在同一制程中形成，以节约所述阵列基板10的制备工序。所述第一隔离层220和所述沟道层140的材质可以为非晶硅。
所述下拉电容200的所述填充层230与所述源极150及所述漏极160在同一制程中形成，以节约所述阵列基板10的制备工序。在本实施方式中，所述填充层230的材料与所述源极150及所述漏极160的材料相同。所述填充层230、所述源极150及所述漏极160的材质可以为选自铜、钨、铬、铝及其组合的其中之一。所述填充层230、所述源极150及所述漏极160的制备过程如下。首先，在所述沟道层140及所述第一隔离层220上形成一层金属层，为了方便描述，此处的金属层称为第二金属层；接着，图案化所述第二金属层，以形成设置在所述沟道层140上且间隔设置的所述源极150和所述漏极160，及设置在所述第一隔离层220上的所述填充层230。
所述下拉电容200的所述第二隔离层240与钝化层170在同一制程中形成，以节约所述阵列基板10的制备工序。所述第二导电层250与所述像素电极300也在同一制程中形成，以节约所述阵列基板10的制备工序。在本实施方式中，所述第二导电层250比所述像素电极300高出0.3um～0.6um。此高度差足够使得所述第二导电层250与所述像素电极300位于不同的平面内，从而有效减小第二导电层250及所述像素电极300之间发生短路的几率。
在本发明显示装置1的阵列基板10中，通过在所述下拉电容200中增加了填充层230，以使得所述下拉电容200的所述第二导电层250与所述像素电极300不在同一平面内，从而增加了所述第二导电层250与所述像素电极300之间的距离，因此，第二导电层250与所述像素电极300之间不容易发生短路，从而提升了所述显示装置1的显示品质。
下面结合图3和图4对本发明的阵列基板的制备方法进行介绍。请参阅图5，图5为本发明一较佳实施方式的阵列基板的制备方法的流程图。所述阵列基板的制备方法包括但不仅限于以下步骤。
步骤S101，提供一基板101。所述基板101包括相对的第一表面a和第二表面b。
步骤S102，在所述基板101的表面设置第一金属层，图案化所述第一金属层以形成栅极102和第一导电层210，所述栅极102和所述第一导电层210间隔设置。
步骤S103，在所述栅极102上形成栅极绝缘层130。
步骤S104，设置第一半导体层，图案化所述第一半导体层，以形成设置在所述栅极绝缘层130上的沟道层140以及设置在所述第一导电层120上的第一隔离层220。
步骤S105，设置第二金属层，图案化所述第二金属层，以形成设置在所述沟道层140两侧的源极150和漏极160，以及设置在所述第一隔离层220上的填充层230；所述填充层230与所述第一隔离层220的厚度之和大于所述漏极160与所述沟道层140的厚度之和。
步骤S106，设置绝缘层，定义设置在所述源极150、所述漏极160及所述沟道层140上的绝缘层为钝化层170，定义设置在所述填充层230上的绝缘层为第二隔离层240。
步骤S107，在所述第二隔离层240上形成第二导电层250。所述栅极120、所述栅极绝缘层130、所述沟道层140、所述源极150、所述漏极160定义为薄膜晶体管100；所述第一导电层210、所述第一隔离层220、所述填充层230、所述第二隔离层240及所述第二导电层250定义为下拉电容200。所述薄膜晶体管100及所述下拉电容200间隔设置。
步骤S108，在所述钝化层170上对应所述漏极160形成贯穿孔171，在所述钝化层170上对应所述贯穿孔171设置像素电极300。
优选地，所述填充层230与所述源极150、所述漏极160在同一制程中形成，以节约制备工序。
优选地，所述第一导电层210与所述栅极120在同一制程中形成，以节约制备工序。
优选地，所述第一隔离层220与所述沟道层140在同一制程中形成，以节约制备工序。
优选地，所述第二隔离层240与所述钝化层170在同一制程中形成，以节约制备工序。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。
Claims (10)
1.一种阵列基板，其特征在于，所述阵列基板包括：
基板，以及设置在所述基板同一表面上的薄膜晶体管及下拉电容，所述下拉电容邻近所述薄膜晶体管设置；
所述薄膜晶体管包括：
依次层叠设置在所述基板的表面上的栅极、栅极绝缘层及沟道层；
源极和漏极，所述源极和所述漏极设置在所述沟道层上，且所述源极与所述漏极间隔设置；
钝化层，层叠设置在所述源极、所述漏极及所述沟道层上，所述钝化层上设置贯穿孔，所述贯穿孔对应所述漏极设置，像素电极通过所述贯穿孔与所述漏极相连；
所述下拉电容包括：
依次层叠设置在所述基板的表面上的第一导电层、第一隔离层、填充层、第二隔离层及第二导电层；所述填充层的厚度与所述第一隔离层的厚度之和大于所述漏极与所述沟道层的厚度之和，以使得所述第二导电层与所述像素电极位于不同的平面内。
2.如权利要求1所述的阵列基板，其特征在于，所述填充层的厚度大于所述源极的厚度且所述填充层的厚度大于所述漏极的厚度。
3.如权利要求2所述的阵列基板，其特征在于，所述填充层的厚度与所述第一隔离层的厚度之和大于所述漏极与所述沟道层的厚度之和0.3um～0.6um以使得所述第二导电层比所述像素电极高出0.3um～0.6um。
4.如权利要求1所述的阵列基板，其特征在于，所述填充层的材质为金属或者合金。
5.一种显示装置，其特征在于，所述显示装置包括如权利要求1至4任意一项所述的阵列基板。
6.一种阵列基板的制备方法，其特征在于，所述阵列基板的制备方法包括：
提供一基板；
在所述基板的表面设置第一金属层，图案化所述第一金属层以形成栅极和第一导电层，所述栅极和所述第一导电层间隔设置；
在所述栅极上形成栅极绝缘层；
设置第一半导体层，图案化所述第一半导体层，以形成设置在所述栅极绝缘层上的沟道层以及设置在所述第一导电层上的第一隔离层；
设置第二金属层，图案化所述第二金属层，以形成设置在所述沟道层两侧的源极和漏极，以及设置在所述第一隔离层上的填充层；所述填充层与所述第一隔离层的厚度之和大于所述漏极与所述沟道层的厚度之和；
设置绝缘层，定义设置在所述源极、所述漏极及所述沟道层上的绝缘层为钝化层，定义设置在所述填充层上的绝缘层为第二隔离层；
在所述第二隔离层上形成第二导电层；所述栅极、所述栅极绝缘层、所述沟道层、所述源极、所述漏极定义为薄膜晶体管；所述第一导电层、所述第一隔离层、所述填充层、所述第二隔离层及所述第二导电层定义为下拉电容；
在所述钝化层上对应所述漏极形成贯穿孔，在所述钝化层上对应所述贯穿孔设置像素电极。
7.如权利要求6所述的阵列基板的制备方法，其特征在于，所述填充层与所述源极及所述漏极在同一制程中形成。
8.如权利要求6所述的阵列基板的制备方法，其特征在于，所述第一导电层与所述栅极在同一制程中形成，所述第一隔离层与所述沟道层在同一制程中形成。
9.如权利要求6所述的阵列基板的制备方法，其特征在于，所述第二隔离层与所述钝化层在同一制程中形成。
10.如权利要求6所述的阵列基板的制备方法，其特征在于，所述填充层的厚度大于所述源极的厚度且所述填充层的厚度大于所述漏极的厚度。
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