CN104517652A - 改善flash可靠性的方法 - Google Patents

Abstract

本发明公开了一种改善FLASH可靠性的方法，FLASH存储器为由存储单元排列形成的矩阵结构，每一存储单元包括一SONOS单体和一选择晶体管，各存储单元的选择晶体管的栅极接地第一字线、SONOS单体的栅极接第二字线、选择晶体管的源极接源线、SONOS单体的源极接选择晶体管的漏极、SONOS单体的漏极接位线；在对FLASH存储器的一个存储单元进行0编程时，将和选中的存储单元同列的存储单元的第二字线端所加的负电压设置为比最小负电压大一定的值，这样能减少和选中的存储单元同列的存储单元的漏栅之间的电压差，从而能降低该存储单元的所存储的电子被擦除的几率增加，从而能提高FLASH的可靠性和耐久性。

Description

改善FLASH可靠性的方法

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种改善FLASH可靠性的方法。

背景技术

如图1所示，为FLASH存储器的阵列结构示意图；FLASH存储器为由存储单元排列形成的矩阵结构，每一存储单元包括一SONOS单体1和一选择晶体管2，对于所述FLASH存储器的一个所述存储单元有：该存储单元的所述选择晶体管2的栅极接地第一字线WL，所述SONOS单体1的栅极接第二字线WLS，所述选择晶体管2的源极接源线SL，所述SONOS单体1的源极接所述选择晶体管2的漏极，所述SONOS单体1的漏极接位线BL；另外，所述SONOS单体1和所述选择晶体管2的衬底电极VBPW连接在一起。

所述存储单元排列成所述FLASH存储器的方式为：所述存储单元按行列方式对齐排列，同一行上的各所述存储单元的所述选择晶体管2的栅极都连接到同一根所述第一字线WL、同一行上的各所述存储单元的所述SONOS单体1的栅极都连接到同一根所述第二字线WLS，同一列上的各所述存储单元的所述选择晶体管2的源极都连接到同一根所述源线SL，同一列上的各所述存储单元的所述SONOS单体1的漏极都连接到同一根所述位线BL。虚线框101a、101b、101c和101d分别代表四个所述存储单元，其中所述存储单元101a和101b同列，所述存储单元101a和101c同行，所述存储单元101a和101d行和列都不相同。

表一

表一中所示为现有技术中编程时各电极所加电压的表格，如对存储单元101a进行0编程时，存储单元WL所接电压为VNEG，VNEG为一负高压，该VNEG使所述选择晶体管2断开；WLS所接电压为VPOS，VPOS为一正高压；BL所接电压为Vbl；Vbl为一小于VPOS的正电压，在0编程时BL接Vbl，1编程时BL接VNEG，0编程时利用所述SONOS单体1的栅漏之间的VPOS和Vbl形成的较大电压差实现将漏极电子注入到栅极中实现0编程；而1编程时利用所述SONOS单体1的栅漏之间的VPOS和VNEG形成的较大电压差实现将漏极电子注入到栅极中实现1编程，1编程时栅漏电压大于0编程时的栅漏电压，使得1编程时能注入更多的电子到所述SONOS单体1的用于存储电荷的ONO层中，这样使得1编程和0编程的阈值电压区分开来，实现0和1的区分。

存储单元101b的BL电压和101a的相同为Vbl，存储单元101b的WLS电压为VNEG；可知出存储单元101b的WLS和BL之间的电压差为VNEG-Vbl，Vbl为一正电压而VNEG为负高压，两种的电压差较大会对存储单元101b的SONOS单体1产生擦除效果，这会降低FLASH的可靠性，其重要性能指标耐久性(endurance)下降。

在FLASH存储器中，每次编程都是对同一行都进行编程，故存储单元101c的WLS电压和101a的相同都为VPOS，存储单元101c也会被编程，当BL接Vbl时进行0编程、为VNEG时进行1编程。同理，如果存储单元101c进行0编程，存储单元101d和存储单元101b一样也会产生一擦除效果。如果存储单元101c进行1编程，则存储单元101d的栅漏电压都为VNEG，不存在擦除效果。

发明内容

本发明要解决的技术问题是提供一种改善FLASH可靠性的方法，其能提高FLASH的可靠性和耐久性。

为解决上述技术问题，本发明的改善FLASH可靠性的方法的FLASH存储器为由存储单元排列形成的矩阵结构，每一存储单元包括一SONOS单体和一选择晶体管，对于所述FLASH存储器的一个所述存储单元有：该存储单元的所述选择晶体管的栅极接地第一字线，所述SONOS单体的栅极接第二字线，所述选择晶体管的源极接源线，所述SONOS单体的源极接所述选择晶体管的漏极，所述SONOS单体的漏极接位线。

所述存储单元排列成所述FLASH存储器的方式为：所述存储单元按行列方式对齐排列，同一行上的各所述存储单元的所述选择晶体管的栅极都连接到同一根所述第一字线、同一行上的各所述存储单元的所述SONOS单体的栅极都连接到同一根所述第二字线，同一列上的各所述存储单元的所述选择晶体管的源极都连接到同一根所述源线，同一列上的各所述存储单元的所述SONOS单体的漏极都连接到同一根所述位线。

对所述FLASH存储器的一个所述存储单元的SONOS单体进行0编程操作时，令0编程所对应的所述存储单元为第一存储单元，和所述第一存储单元处于同一列的所述存储单元为第二存储单元，和所述第一存储单元处于同一行的所述存储单元为第三存储单元，和所述第一存储单元的行和列都不同的所述存储单元为第四存储单元。

所述第一存储单元进行0编程操作时：

所述第一存储单元的第二字线端接第一正电压，所述位线端接第二正电压，所述第二正电压小于所述第一正电压，所述第一存储单元的第二字线和所述位线的第一电压差为所述第一正电压和所述第二正电压的差值，利用所述第一电压差实现对所述第一存储单元的SONOS单体的0编程。

所述第三存储单元也同时进行编程，所述第三存储单元和所述第一存储单元所接第二字线相同且都为第一正电压，当所述第三存储单元进行0编程时，所述第三存储单元的位线端接第二正电压；当所述第三存储单元进行1编程时，所述第三存储单元的位线端接第一负电压，利用所述第一正电压和所述第一负电压的差实现对所述第一存储单元的SONOS单体的1编程。

所述第二存储单元和所述第一存储单元所接位线相同且都为第二正电压，所述第二存储单元的第二字线端接所述第二负电压，所述第二负电压的绝对值小于所述第一负电压的绝对值，所述第二正电压和所述第二负电压的差值为第二电压差，利用增加所述第二负电压的值降低所述第二电压差，并降低所述第二电压差对所述第二存储单元的所述SONOS单体的擦除影响，提高所述第二存储单元的所述SONOS单体的可靠性。

所述第四存储单元和所述第二存储单元所接第二字线相同且都为第二负电压，所述第四存储单元和所述第三存储单元所接位线相同。

进一步的改进是，所述第二负电压比所述第一负电压相差一个NMOS晶体管的阈值电压。

进一步的改进是，各所述存储单元的第二字线的电压由电平转换电路提供，所述电平转换电路的一个输出端输出所述第一正电压，所述电平转换电路的另一个输出端连接NMOS管的漏极和栅极，所述NMOS管的源极输出所述第一负电压，所述NMOS管的漏极输出所述第二负电压，所述第二负电压比所述第一负电压相差一个所述NMOS晶体管的阈值电压；所述电平转换电路的输入端接解码信号并通过所述解码信号选择所述第一正电压、所述第一负电压和所述第二负电压的输出。

进一步的改进是，所述第一存储单元进行0编程操作时：所述第一存储单元的第一字线端接第一负电压，所述源线浮置。

本发明方法通过在对FLASH存储器的一个存储单元进行0编程时，将和选中的存储单元不同行的存储单元的第二字线端所加的负电压设置为比最小负电压大一定的值，这样能够减少和选中的存储单元同列的存储单元的漏栅之间的电压差，从而能够降低该存储单元的所存储的电子被擦除的几率增加，从而能提高FLASH的可靠性和耐久性。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1为FLASH存储器的阵列结构示意图；

图2本发明实施例方法采用的电平转换电路的电路图。

具体实施方式

如图1所示，为FLASH存储器的阵列结构示意图；本发明的改善FLASH可靠性的方法的FLASH存储器为由存储单元排列形成的矩阵结构，每一存储单元包括一SONOS单体1和一选择晶体管2，对于所述FLASH存储器的一个所述存储单元有：该存储单元的所述选择晶体管2的栅极接地第一字线WL，所述SONOS单体1的栅极接第二字线WLS，所述选择晶体管2的源极接源线SL，所述SONOS单体1的源极接所述选择晶体管2的漏极，所述SONOS单体1的漏极接位线BL。所述SONOS单体1和所述选择晶体管2的衬底电极VBPW连接在一起。

所述存储单元排列成所述FLASH存储器的方式为：所述存储单元按行列方式对齐排列，同一行上的各所述存储单元的所述选择晶体管2的栅极都连接到同一根所述第一字线WL、同一行上的各所述存储单元的所述SONOS单体1的栅极都连接到同一根所述第二字线WLS，同一列上的各所述存储单元的所述选择晶体管2的源极都连接到同一根所述源线SL，同一列上的各所述存储单元的所述SONOS单体1的漏极都连接到同一根所述位线BL。

对所述FLASH存储器的一个所述存储单元的SONOS单体1进行0编程操作时，令0编程所对应的所述存储单元为第一存储单元101a，和所述第一存储单元101a处于同一列的所述存储单元为第二存储单元101b，和所述第一存储单元101a处于同一行的所述存储单元为第三存储单元101c，和所述第一存储单元101a的行和列都不同的所述存储单元为第四存储单元101d。

表二

表二中所示为本发明实施例方法编程时各电极所加电压的表格，

所述第一存储单元101a进行0编程操作时：

所述第一存储单元101a的第二字线WLS端接第一正电压VPOS，所述位线BL端接第二正电压Vbl，所述第一存储单元101a的第二字线WLS和所述位线BL的第一电压差为所述第一正电压VPOS和所述第二正电压Vbl的差值，利用所述第一电压差实现对所述第一存储单元101a的SONOS单体1的0编程。

表二中各存储单元的BL只有第一负电压VNEG和所述第二正电压Vbl两种电压接法；这两种电压都用于编程，在FLASH存储器中，每次编程都是对同一行都进行编程。这时同一行的第二字线WLS端都接第一正电压VPOS，而位线BL连接第一负电压VNEG时对应于1编程，位线BL连接所述第二正电压Vbl时对应于0编程；0编程时利用所述SONOS单体1的栅漏之间的VPOS和Vbl形成的较大电压差实现将漏极电子注入到栅极中实现0编程；而1编程时利用所述SONOS单体1的栅漏之间的VPOS和VNEG形成的较大电压差实现将漏极电子注入到栅极中实现1编程，1编程时栅漏电压大于0编程时的栅漏电压，使得1编程时能注入更多的电子到所述SONOS单体1的用于存储电荷的ONO层中，这样使得1编程和0编程的阈值电压区分开来，实现0和1的区分。

所述第三存储单元101c和所述第一存储单元101a所接第二字线WLS相同且都为第一正电压VPOS，所述第三存储单元101c的所述位线BL端根据编程需要选择连接所述第一负电压VNEG和所述第二正电压Vbl；当所述第三存储单元101c进行0编程时，所述第三存储单元101c的位线端接第二正电压Vbl；当所述第三存储单元101c进行1编程时，所述第三存储单元101c的位线端接第一负电压VNEG，利用所述第一正电压VPOS和所述第一负电压VNEG的差实现对所述第一存储单元的SONOS单体的1编程。

所述第二存储单元101b和所述第一存储单元101a所接位线BL相同且都为第二正电压Vbl，所述第二存储单元101b的第二字线WLS端接所述第二负电压VNEG+Vt，所述第二负电压VNEG+Vt的绝对值小于所述第一负电压VNEG的绝对值，表二中所示，所述第二负电压VNEG+Vt比所述第一负电压VNEG相差一个NMOS晶体管的阈值电压Vt。所述第二正电压Vbl和所述第二负电压VNEG+Vt的差值为第二电压差，利用增加所述第二负电压VNEG+Vt的值降低所述第二电压差，并降低所述第二电压差对所述第二存储单元101b的所述SONOS单体1的擦除影响，提高所述第二存储单元101b的所述SONOS单体1的可靠性。

所述第四存储单元101d和所述第二存储单元101b所接第二字线WLS相同且都为第二负电压VNEG+Vt，所述第四存储单元101d和所述第三存储单元101c所接位线BL相同。当所述第三存储单元101c为0编程时，所述第四存储单元101d和所述第二存储单元101b是相同的；当所述第三存储单元101c为1编程时，所述第四存储单元101d的栅漏电压为所述第二负电压VNEG+Vt和所述第一负电压VNEG的电压差，该电压差不会对所述第四存储单元101d造成擦除的影响。

本发明实施例中，所述第二负电压VNEG+Vt比所述第一负电压VNEG相差一个NMOS晶体管的阈值电压Vt。故能采用如图2所示电平转换电路3的电路图为各所述存储单元的第二字线WLS的提供电压，所述电平转换电路3的一个输出端输出所述第一正电压VPOS，所述电平转换电路3的另一个输出端连接NMOS管4的漏极和栅极，所述NMOS管4的源极输出所述第一负电压VNEG，所述NMOS管的漏极输出所述第二负电压VNEG+Vt，所述第二负电压VNEG+Vt比所述第一负电压VNEG相差一个所述NMOS晶体管4的阈值电压Vt；所述电平转换电路3的输入端接解码信号Decoder并通过所述解码信号Decoder选择所述第一正电压VPOS、所述第一负电压VNEG和所述第二负电压VNEG+Vt之一输出。

在其它实施例中，所述第二负电压和所述第一负电压VNEG的差值也能为其它值。

另外，在所述第一存储单元101a进行0编程操作时：四个存储单元101a、101b、101c和101d的第一字线WL端都接第一负电压VNEG、所述源线SL都浮置以及衬底电极VBPW都接第一负电压VNEG。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种改善FLASH可靠性的方法，其特征在于：

FLASH存储器为由存储单元排列形成的矩阵结构，每一存储单元包括一SONOS单体和一选择晶体管，对于所述FLASH存储器的一个所述存储单元有：该存储单元的所述选择晶体管的栅极接地第一字线，所述SONOS单体的栅极接第二字线，所述选择晶体管的源极接源线，所述SONOS单体的源极接所述选择晶体管的漏极，所述SONOS单体的漏极接位线；

所述存储单元排列成所述FLASH存储器的方式为：所述存储单元按行列方式对齐排列，同一行上的各所述存储单元的所述选择晶体管的栅极都连接到同一根所述第一字线、同一行上的各所述存储单元的所述SONOS单体的栅极都连接到同一根所述第二字线，同一列上的各所述存储单元的所述选择晶体管的源极都连接到同一根所述源线，同一列上的各所述存储单元的所述SONOS单体的漏极都连接到同一根所述位线；

对所述FLASH存储器的一个所述存储单元的SONOS单体进行0编程操作时，令0编程所对应的所述存储单元为第一存储单元，和所述第一存储单元处于同一列的所述存储单元为第二存储单元，和所述第一存储单元处于同一行的所述存储单元为第三存储单元，和所述第一存储单元的行和列都不同的所述存储单元为第四存储单元；

所述第一存储单元进行0编程操作时：

所述第一存储单元的第二字线端接第一正电压，所述位线端接第二正电压，所述第二正电压小于所述第一正电压，所述第一存储单元的第二字线和所述位线的第一电压差为所述第一正电压和所述第二正电压的差值，利用所述第一电压差实现对所述第一存储单元的SONOS单体的0编程；

所述第三存储单元也同时进行编程，所述第三存储单元和所述第一存储单元所接第二字线相同且都为第一正电压，当所述第三存储单元进行0编程时，所述第三存储单元的位线端接第二正电压；当所述第三存储单元进行1编程时，所述第三存储单元的位线端接第一负电压，利用所述第一正电压和所述第一负电压的差实现对所述第一存储单元的SONOS单体的1编程；

所述第二存储单元和所述第一存储单元所接位线相同且都为第二正电压，所述第二存储单元的第二字线端接所述第二负电压，所述第二负电压的绝对值小于所述第一负电压的绝对值，所述第二正电压和所述第二负电压的差值为第二电压差，利用增加所述第二负电压的值降低所述第二电压差，并降低所述第二电压差对所述第二存储单元的所述SONOS单体的擦除影响，提高所述第二存储单元的所述SONOS单体的可靠性；

所述第四存储单元和所述第二存储单元所接第二字线相同且都为第二负电压，所述第四存储单元和所述第三存储单元所接位线相同。

2.如权利要求1所述的改善FLASH可靠性的方法，其特征在于：所述第二负电压比所述第一负电压相差一个NMOS晶体管的阈值电压。

3.如权利要求1或2所述的改善FLASH可靠性的方法，其特征在于：各所述存储单元的第二字线的电压由电平转换电路提供，所述电平转换电路的一个输出端输出所述第一正电压，所述电平转换电路的另一个输出端连接NMOS管的漏极和栅极，所述NMOS管的源极输出所述第一负电压，所述NMOS管的漏极输出所述第二负电压，所述第二负电压比所述第一负电压相差一个所述NMOS晶体管的阈值电压；所述电平转换电路的输入端接解码信号并通过所述解码信号选择所述第一正电压、所述第一负电压和所述第二负电压的输出。

4.如权利要求1所述的改善FLASH可靠性的方法，其特征在于：所述第一存储单元进行0编程操作时：所述第一存储单元的第一字线端接第一负电压，所述源线浮置。