CN104467834B - 用于同步锁相环的装置和方法 - Google Patents

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Abstract

提供了用于同步锁相环(PLL)的装置和方法。在一些实现方式中，分数N合成器包括PLL和控制所述PLL的分频值的控制电路。所述控制电路包括插值器、复位相位调节计算器以及同步电路。插值器能够控制PLL的分频值的分数部分。复位相位调节计算器可以包括用于自所述分数N合成器的初始化起对所述参考时钟信号的周期数进行计数的计数器，并且所述复位相位调节计算器能够基于所述计数来产生相位调节信号。同步电路可以响应于同步信号而同步PLL，并且能够对由相位调节信号指示的同步相位误差进行校正。

Description

用于同步锁相环的装置和方法
技术领域
本发明的实施方案涉及电子系统，尤其涉及锁相环(PLL)的同步。
背景技术
锁相环(PLL)能够用于各种应用，用来产生对于参考时钟信号具有受控的相位频率关系的输出时钟信号。PLL能够用于例如远程通信系统和/或芯片间通信。
能够利用具有嵌入到PLL的反馈环中的整数分频器的PLL来实现整数N频率合成器。整数N频率合成器能够通过选择分频器的整数分频值N按参考频率的步同步输出频率。例如，在稳态下，合成器的输出时钟信号的频率应当是参考时钟信号的频率的N倍。另外，在整数N频率合成器中，在稳态下，输出时钟信号应当对于参考时钟信号的每个周期具有N个周期。因此，参考时钟信号的上升沿能够与输出时钟信号的上升沿同步。
为提供输出频率调节的细微步，能够使用分数N合成器。与使用整数分频值的整数N频率合成器相比，分数N合成器容许分数分频值。在稳态下，合成器的输出时钟信号的频率应当是参考时钟信号频率的N+F/M倍，其中N是分频值的整数部分，且F/M是分频值的分数部分。
在一些构造中，插值器能够用于产生分频值的分数部分。例如，插值器的输出可以包括具有由F/M给定的平均值的整数分频值序列，其中F是分数部分的分子，并且M是分数部分的分母。
发明内容
在一个方案中，装置包括第一锁相环(PLL)，其构造为接收参考时钟信号且产生输出时钟信号。第一PLL包括构造为接收分频信号的可编程分频器，并且输出时钟信号的频率与参考时钟信号的频率之比关于分频信号而变化。装置还包括第一控制电路，其构造为产生分频信号。第一控制电路包括插值器，所述插值器基于分数分子信号且基于模量信号来产生插值信号，并且所述第一控制电路构造为基于插值信号来产生分频信号。第一控制电路还包括复位相位调节计算器，其构造为产生相位调节信号并且接收初始化信号。复位相位调节计算器包括构造为对参考时钟信号的周期数进行计数的计数器，并且计数器构造为通过初始化信号而被复位。相位调节信号基于计数器的计数。第一控制电路还包括同步电路，其构造为响应于同步信号而同步第一PLL，其中同步电路构造为对由相位调节信号指示的同步相位误差进行校正。
在另一方案中，提供了时钟信号产生的电子实现方法。该方法包括：利用PLL，基于参考时钟信号来产生输出时钟信号；利用初始化信号来复位计数器；利用计数器对参考时钟信号的周期数进行计数；基于计数器的计数来产生相位调节信号；利用插值器来控制PLL的分频信号；将同步信号接收到同步电路中；利用同步电路，响应于同步信号而同步PLL；以及利用同步电路对由相位调节信号指示的同步相位误差进行校正。
附图说明
图1是分数N合成器的一个实施方案的示意性框图。
图2是包括多个分数N合成器的时钟合成系统的一个实施方案的示意性框图。
图3是分数N合成器的另一实施方案的示意性框图。
图4是根据一个实施方案的通信系统的示意性框图。
图5是分数N合成器的另一实施方案的示意性框图。
具体实施方式
下面对实施方案的详细说明提供了本发明的具体实施方案的各种描述。然而，本发明能够以如权利要求所限定和涵盖的多种不同方式来具体实施。在该说明书中，参考了附图，在附图中相似的附图标记可以指示相同或功能上相似的元件。
分数N合成器可以用于各种电子系统，因为它们使得可以在宽范围的参考时钟频率上有相对小的输出频率步。然而，在缺乏同步的情况下，分数N合成器中的PLL会不可预测地锁定到参考时钟信号的多个可能相位中的一个。
在一些电子系统中，期望的是将PLL的输出时钟信号的相位同步到与参考时钟信号已知的关系。例如，在频率跳跃无线通信系统中，每当本地振荡器的频率变化时，本地振荡器可以保持与参考时钟信号的同相关系。此外，在多PLL系统中，在PLL的输出时钟信号之间保持同相关系是重要的。
本文提供了用于同步PLL的装置和方法。在一些实现中，分数N合成器包括PLL和控制PLL的分频值的控制电路。控制电路可以包括插值器、复位相位调节计算器以及同步电路。插值器能够用于基于分数分子信号和分数分母或模量信号来控制分频值的分数部分。复位相位调节计算器能够用于确定在参考时钟信号的特定周期中与同步PLL相关联的PLL的相位误差。例如，复位相位调节计算器可以包括用于自分数N合成器被初始化起对参考时钟信号的周期数进行计数的计数器，并且复位相位调节计算器能够基于该计数来产生相位调节信号。同步电路可以响应于同步信号而对PLL进行同步，并且能够对由相位调节信号指示的同步相位误差进行校正。
同步电路能够以各种方式同步PLL并且校正同步相位误差。例如，在一些实现中，同步电路可以响应于同步信号而将插值器复位成已知状态，并且此后将插值器的状态调节由相位调节信号指示的量。然而，其他构造是可能的。例如，在一种实现方式中，PLL的输出时钟信号提供给混合器，混合器处于具有数字相位旋转电路的信号路径中，并且同步电路能够通过将数字相位旋转电路的状态调节由相位调节信号指示的量来同步PLL。在另一实现方式中，插值器是利用西格玛德尔塔调制器来实现的，并且通过调节西格玛德尔塔调制器的积分器的起始值来校正同步相位误差。
能够在参考时钟信号的任意周期内同步本文的分数N合成器。相反，一些常规的分数N合成器能够提供有限的同步机会，诸如仅在参考时钟信号的多个周期之后允许同步。然而，这种延迟在一些系统中是不可接受的。例如，使用1HZ频率步的分数N合成器必须在可用的同步机会之间等待一秒。
本文的同步方案还能够用于同步多个分数N合成器，使得合成器的输出时钟信号具有关于参考时钟信号的共同相位关系。
在一些构造中，分数N合成器的控制电路还能够用于提供关于参考时钟信号的期望相移。例如，在一些实现方式中，复位相位调节计算器还包括用于控制PLL的输出时钟信号相对于参考时钟信号的相移的相移输入。例如，相位调节信号能够基于指示期望相移的相移信号和与在特定参考时钟信号周期内同步PLL相关联的相位误差之和。
此外，在一些实现中，即使在PLL已经被禁用或锁定到不同频率之后，分数N合成器也能够保持关于参考时钟信号同步。例如，在一些实现中，即使在PLL和/或分数N合成器的其他电路系统被禁用之后，合成器的复位相位调节计算器中的计数器也能够保持启用并且能够继续计数。随后，当PLL启用时，复位相位调节计算器能够用于产生相位调节信号，相位调节信号能够用于将PLL的输出时钟信号与参考时钟信号同步。
图1是分数N合成器10的一个实施方案的示意性框图。分数N合成器10包括PLL 1和控制电路2。
PLL 1产生输出时钟信号CLKOUT并且接收参考时钟信号CLKREF、启用信号EN以及分频信号DIV。PLL 1能够基于分频信号DIV将输出时钟信号CLKOUT分频以产生反馈时钟信号CLKFBK。PLL 1能够通过将反馈时钟信号CLKFBK与参考时钟信号CLKREF比较来产生误差信号，并且误差信号能够用于控制输出时钟信号CLKOUT的频率。
在图示的构造中，控制电路2接收参考时钟信号CLKREF、分数分子信号F、分数分母或模量信号M、整数分频信号N、初始化信号INIT、同步信号SYNC、相移信号PSHIFT和启用信号EN。控制电路2包括复位相位调节计算器3、同步电路4以及分数插值器5。复位相位调节计算器3包括计数器6。
分数N合成器10能够用于将输出时钟信号CLKOUT的频率控制到参考时钟信号CLKREF，的频率的大约N+F/M倍，其中N是整数分频信号N的值，F是分数分子信号F的值，并且M是模量信号M的值。
插值器5能够用于产生对应于分频信号DIV的分数部分的插值信号。例如，插值信号能够与整数分频信号N相加以产生分频信号DIV。在一些实现中，分频信号DIV具有整数值，其随时间而变化从而提供由分数分子信号F、模量信号M和整数分频信号N指示的平均分频值。例如，为了实现11.5的分频比，分频信号DIV对于一半时间具有值11，并且对于一半时间具有值12。
在一个实施方案中，插值器5包括西格玛德尔塔调制器。使用用于插值的西格玛德尔塔调制器能够相对于其输出在两种状态之间周期性交变的插值器来减少或去除频率边带或分路。例如，西格玛德尔塔调制器的输出能够相对频繁地变化，从而将与插值相关联的噪声移位到能够通过PLL1滤波的相对高频。
如图1所示，在一些实现中，反馈时钟信号CLKFBK能够提供给控制电路2以辅助控制PLL 1。例如，在一种实现中，反馈时钟信号CLKFBK对插值器5的状态元件的至少部分定时钟，使得插值器5的定时由反馈时钟信号CLKFBK来控制。
控制电路2接收初始化信号INIT，其能够用于将控制电路2初始化成已知状态。在一些实现中，初始化信号INIT用于复位计数器6的计数，诸如复位成计数值0。此后，计数器6能够自分数N合成器10初始化起对参考时钟信号CLKREF的周期数进行计数。另外，复位相位调节计算器3能够使用由计数器6产生的计数信号来产生相位调节信号，该相位调节信号指示与在参考时钟信号CLKREF的特定周期上同步PLL相关联的相位误差。
另外，如图1所示，控制电路2接收同步信号SYNC。响应于同步信号SYNC的启动，同步电路4能够同步PLL 1。例如，在一些实现中，同步电路4能够响应于同步信号SYNC而复位插值器5。另外，同步电路4能够将插值器5的状态调节由相位调节信号指示的量，从而校正PLL 1的输出相位以解释与在参考时钟信号CLKREF的特定周期内同步PLL 1相关联的相位误差。
图示的控制电路2能够用于在参考时钟信号CLKREF的任意周期内同步分数N合成器的PLL。相反，一些常规的分数N合成器能够提供有限的同步机会，诸如要求在参考时钟信号CLKREF的多个周期之后同步。
在图示的构造中，控制电路2接收相移信号PSHIFT，其能够用于提供输出时钟信号CLKOUT与参考时钟信号CLKREF之间的期望相移。在一些构造中，复位相位调节计算器3通过将相移信号PSHIFT和与在特定周期上同步PLL相关联的相位误差信号相加来产生相位调节信号。因此，当同步电路4复位插值器5时，能够调节输出时钟信号CLKOUT的相位以解释与同步相关联的相位误差和由相移信号PSHIFT指示的相移。
分数N合成器10能够构造为即使当PLL 1已经被禁用或锁定到不同频率时也能够保持同步。例如，在一些构造2，分数N合成器10能够接收启用信号EN，其能够用于禁用分数N合成器的各电路，包括例如控制电路2和/或PLL 1的部分，诸如PLL的振荡器、相位检测器和/或分频器。然而，在一些实现中，即使在PLL 1和/或控制电路2的其他部分被禁用时，复位相位调节计算器3的计数器6也能够保持启用并且能够继续计数。此后，能够确定启用信号EN，并且复位相位调节计算器3能够用于基于计数器6的计数来产生相位调节信号。当确定同步信号SYNC时，同步电路4能够用于复位插值器5并且调节插值器的状态以解释与在参考时钟信号CLKREF的特定周期上同步分数N合成器10相关联的相位误差。
图2是包括多个分数N合成器10a、10b、10c的时钟合成系统20的一个实施方案的示意性框图。
第一分数N合成器10a包括第一PLL 1a和第一控制电路2a。另外，第二分数N合成器10b包括第二PLL 1b和第二控制电路2b。此外，第三分数N合成器10c包括第三PLL 1c和控制电路2c。
虽然图示出时钟合成系统20包括三个时钟合成器，但是时钟合成系统20能够适于包括更多或更少的合成器。在一些构造中，第一、第二和第三分数N合成器10a-10c设置在单独的集成电路(IC)上。
在图示的构造中，第一、第二和第三分数N合成器10a-10c各自接收参考时钟信号CLKREF、分数分子信号F、模量信号M、整数分频信号N、初始化信号INIT和同步信号SYNC。另外，第一分数N合成器10a已经构造成接收第一相移信号PSHIFT1，第二分数N合成器10b已经构造为接收第二相移信号PSHIFT2，并且第三分数N合成器10c已经构造为接收第三相移信号PSHIFT3。此外，第一、第二和第三分数N合成器10a-10c已经构造为产生不同的输出时钟信号。例如，第一分数N合成器10a产生第一输出时钟信号CLKOUT1，第二分数N合成器10b产生第二输出时钟信号CLKOUT2，并且第三分数N合成器10c产生第三输出时钟信号CLKOUT3。
即使当相移信号PSHIFT1-PSHIFT3具有相同值时，在不同步的情况下，第一、第二和第三分数N合成器10a-10c能够具有锁定到参考时钟信号CLKREF的不同相位的输出时钟信号。
图示的构造能够用于将第一、第二和第三分数N合成器10a-10c同步成关于参考时钟信号CLKRFF的共同输出相位。
例如，第一、第二和第三分数N合成器10a-10c各自接收初始化信号INIT。以之前参照图1描述的类似的方式，初始化信号INIT能够用于初始化或复位与合成器的复位相位调节计算器相关联的计数器初始状态。
此后，当确定同步信号SYNC时，能够基于计数值来校正PLL 1a-1c的输出相位以解释与在特定参考时钟周期上同步合成器相关联的相位误差。在一些实现中，同步信号能够在不同时间应用于分数N合成器10a-10c，诸如在参考时钟信号CLKREF的不同周期内。在分别利用控制电路2a-2c将PLL 1a-1c同步之后，当相移信号具有相同的值时，PLL 1a-1c可以具有相对于彼此的大约相同的输出相位。例如，控制电路2a-2c可以包括计数器，在初始化期间该计数器能够复位成已知值，此后，能够基于控制电路的计数器的计数来调节插值器的状态。
能够如上文描述分数N合成器10a-10c的另外的细节。
虽然图2示出了包括多个分数N合成器的时钟合成系统的一种构造，其他构造是可能的。例如，在一些实现中，控制电路2a-2c的部分能够在合成器之间共享。此外，在一些实现中，合成器能够接收单独的控制信号，包括例如单独的同步信号和/或启用信号。此外，虽然图2示出了第一、第二和第三分数N合成器10a-10c接收不同相移信号的构造，但是本文的教导能够适用于分数N合成器接收相同相位信号的构造或相移信号被省去的构造。
图3是分数N合成器40的一个实施方案的示意性框图。分数N合成器40包括PLL 41和控制电路42。分数N合成器40产生输出时钟信号CLKOUT并且接收参考时钟信号CLKREF、分数分子信号F、模量信号M、整数分频信号N、初始化信号INIT、相移信号PSHIFT和同步信号SYNC。
PLL 41包括相位检测器43、环路滤波器45、电压控制振荡器46和可编程分频器47。相位检测器43包括用于接收参考时钟信号CLKREF的第一输入以及用于接收反馈时钟信号CLKFBK的第二输入。相位检测器43还包括与环路滤波器45的输入电连接的输出。环路滤波器45包括与VCO 46的输入电连接的输出。VCO 46还包括用于产生输出时钟信号CLKOUT的输出。可编程分频器47包括用于接收输出时钟信号CLKOUT的输入、用于产生反馈时钟信号CLKFBK的输出，以及用于从控制电路42接收分频信号DIV的控制输入。
相位检测器43可以包括构造为基于参考时钟信号CLKREF与反馈时钟信号CLKFBK之间的相差和/或频率差来产生误差信号的电路系统。另外，相位检测器43可以包括电荷泵电路系统，其基于误差信号来控制流入流出环路滤波器45的输入的电流。虽然已经描述了相位检测器43的一个实施例实现，但是能够利用各种构造来实现相位检测器43。
环路滤波器45可以是任何适合的PLL环路滤波器，包括例如有源环路滤波器和无源环路滤波器。环路滤波器45能够用于各种用途，诸如保持PLL 41的稳定性。
VCO 46能够利用各种振荡器构造来实现，包括例如，电感器-电容器(LC)储能振荡器实现或旋转行波振荡器(RTWO)实现。例如，RTWO描述于美国专利6,556,089中，其通过引用合并于本文中。虽然已经提供了VCO的两个实施例，能够使用其他构造。
可编程分频器47接收分频信号DIV，并且能够按由分频信号DIV指示的分频比对输出时钟信号CLKOUT分频以产生反馈时钟信号CLKFBK。在一些实现中，可编程分频器47是整数分频器，并且分频信号DIV具有随时间变化而实现期望的分数分频比的整数值。
虽然图3示出了PLL的一种构造，但是本文的教导能够适用于其他的PLL实现。例如，PLL 41能够适于包括额外的结构，诸如额外的分频器、滤波器和/或其他电路系统。
控制电路42包括复位相位调节计算器或计算电路51、插值器52、同步电路53、多路复用器54、第一加法器61、和第二加法器62。复位相位调节计算电路51包括第三加法器63、模M计数器64和多路复用器65。
模M计数器64包括用于接收参考时钟信号CLKREF的时钟输入、用于接收初始化信号INIT的复位输入以及用于产生计数值k的输出。多路复用器65包括用于接收计数值k的第一输入、用于接收分数分子信号F的第二输入以及用于产生乘法信号kF的输出。第三加法器63包括用于接收相移信号PSHIFT的第一输入、用于接收复位信号kF的第二输入以及用于产生相位调节信号P的输出，其可具有对应于相移信号PSHIFT和乘法信号kF之和的值PSHIFT+kF。
第二加法器62包括用于接收相位调节信号P的第一输入、用于接收分数分子信号F的第二输入以及用于产生调节后的分数分子信号P+F的输出，其可以具有对应于相位调节信号P和分数分子信号F的值。多路复用器54包括用于接收调节后的分数分子信号P+F的第一输入、用于接收分数分子信号F的第二输入、用于接收选择控制信号SEL的选择控制输入以及用于产生选择信号的输出。同步电路53包括用于接收参考时钟信号CLKREF的第一时钟输入、用于接收反馈时钟信号CLKFBK的第二时钟输入、用于接收同步信号SYNC的同步输入、用于产生选择控制信号SEL的第一输出以及用于产生复位信号RESET的第二输出。
插值器52包括用于从多路复用器54接收选择信号的分数输入、用于接收模量信号M的模量输入、用于接收反馈时钟CLKFBK的时钟输入、用于接收复位信号RESET的复位输入以及用于产生对应于PLL的分频信号DIV的分数部分的插值信号的输出。在一些实现中，通过插值器52产生的插值信号是整数，但是具有由在插值器的分数分子输入和模量输入处接收到的信号的比率确定的平均值。在一个实施方案中，插值器包括西格玛德尔塔调制器。
第一加法器61包括用于从插值器52接收插值信号的第一输入、用于接收整数分频N的第二输入以及用于产生PLL的分频信号DIV的输出。
图示的控制电路42能够用于产生用于PLL 41的分频信号DIV。另外，控制电路42接收同步信号SYNC，其能够将输出时钟信号CLKOUT的相位同步成与参考时钟信号CLKREF的已知关系。在一个实施例中，控制电路42能够控制输出时钟信号CLKOUT而与参考时钟信号CLKREF具有相差，该相差大约等于已知的相位关系加上相移信号PSHIFT。
如下面将要详细说明的，控制电路42容许在参考时钟信号CLKREF的任意周期内的同步。相反，一些常规的同步电路提供了有限的同步机会，诸如要求在在参考时钟信号CLKREF的一定周期数之后同步。
在分数N合成器40未同步时的分数N合成器40的正常工作期间，选择信号SEL能够控制多路复用器54，使得插值器52接收分数分子信号F作为输入。因此，插值器52能够基于分数分子信号F和模量信号M的插值来产生插值信号。
然而，响应于同步信号SYNC的启动，同步电路53能够将插值器52复位成已知状态。另外，同步电路53能够使用选择信号SEL来控制多路复用器54以将调节后的分数分子信号P+F提供给插值器52。以此方式配置同步电路53能够操作以将PLL 41的相位设定成已知值并且调节与在参考时钟信号CLKREF的特定周期中同步PLL 41相关联的同步相位误差。因此，同步电路53能够提供相位调节以容许PLL 41在参考时钟信号CLKREF的任何周期内同步。
虽然图示的配置通过在单个时钟周期内将调节后的分数分子信号P+F提供给插值器52来提供相位调节，其他配置是可能的。例如，在一个实施方案中，在参考时钟信号CLKREF的j个周期内，P/j+F的相位调节提供给插值器52。配置控制电路以便由此提供相位调节能够将相位调节分辨率提高因子j。在另一实施方案中，利用在多个时钟周期内具有两个以上不同值的相位调节信号来提供相位调节，并且相位调节的量基于相位调节信号值之和。
在图示的配置中，同步电路53接收反馈时钟信号CLKFBK。在一些实现中，同步电路53能够使用反馈时钟信号CLKFBK来对选择信号SEL和/或复位信号RESET重定时。然而，其他构造是可能的。
分数N合成器40能够用于基于参考时钟信号CLKREF的频率来控制输出时钟信号CLKOUT的频率。例如，输出时钟信号CLKOUT的输出频率fout能够通过下面的等式1给出，其中fref是参考时钟信号CLKOUT的频率，M是模量信号M的值，N是整数分频信号N的值，并且F是分数分子信号F的值。
等式1 fout＝fref(N+F/M)
因为N、F和M是整数，但是输出时钟信号CLKOUT的相位能够与参考时钟CLKREF的X个边沿中的一个对齐，其中X是F和M的最小公倍数。在未同步的情况下，输出时钟信号CLKOUT会以多种不同方式锁定到参考时钟信号CLKREF。
当参考时钟信号CLKREF是正弦时，参考时钟信号CLKREF的标准化电压与时间的关系能够由下面的等式2给出，其中π是数学常数pi，并且其中是参考时钟信号CLKREF的相位。
等式2
另外，当分数插值器在时刻t＝0复位时，PLL 41的输出时钟信号CLKOUT可具有相对于参考时钟信号CLKREF的相位如果插值器52在任意时刻treset复位，则输出时钟信号CLKOUT的标准化电压能够由下面的等式3给出。
等式3
当复位时刻treset局限于参考时钟信号CLKREF的整数周期数时，则treset能够等于K/fref，其中K是整数。因此，输出时钟信号CLKOUT的标准化电压能够由下面的等式4给出，其中期望的输出相位
等式4
将等式1代入等式4并且重安排各项得到了下面的等式5。
等式5
由于正弦曲线能够由表示，所以输出时钟信号CLKOUT的输出相位能够由下面的等式6给出。
等式6
因为将2π的整数倍相加不会改变正弦信号的相位，并且因为K、F、M和N是整数，所以等式6能够减至下面的等式7。
等式7
当KF/M是整数时，输出时钟信号CLKOUT可具有期望相位φdesired，并且用于将输出时钟信号CLKOUT同步成参考时钟信号CLKREF的机会存在。一般地，该条件仅在参考时钟信CLKREF号的每个K＝n*M周期内才出现，其中n是整数。因此，仅当该条件为真时才容许复位会限制将PLL 41同步成仅大约每n*M/fref秒的机会。例如，在输出时钟CLKOUT具有能够以大约1Hz的步控制的频率的分数N PLL中，同步PLL 41的机会能够分离长约一秒。
复位相位调节计算电路51能够用于容许在参考时钟信号CLKREF的任意周期内PLL41的同步。例如，当K不等于n*M时，K的值能够由下面的等式8给出，其中k是整数。
等式8 K＝nM+k
因此，通过将等式8代入上述等式6并且去除2π的整数倍，在该条件下输出时钟信号CLKOUT的输出相位能够由下面的等式9给出。
等式9
由于在k不等于零的参考周期内同步引起的相位误差则由下面的等式10给出。
等式10
图示的控制电路42通过在自分数N合成器40被初始化起而保持参考时钟信号CLKREF的周期数的计数来容许在参考时钟信号CLKREF的任意周期内PLL 41的同步。另外，当同步发生时，控制电路42对与在参考时钟信号CLKREF的任意周期内同步相关联的相位误差进行校正。
例如，当PLL 41正在被同步时，同步电路53能够将插值器52复位成已知状态。此后，在参考时钟信号CLKREF的周期内，插值器52的分数分子输入从分数分子信号F切换成调节后的分数分子信号P+F。以此方式配置插值器52使得PLL 41的相位增长大约2π*P/M弧度。在一些实现中，同步电路53在将插值器52复位成已知状态之后的一个时钟周期将调节后的分数分子信号P+F提供给插值器52。然而，其他配置是可能的。例如，在一种实现中，在复位插值器52之后的两个以上时钟周期，将调节后的分数分子信号P+F提供给插值器52。以此方式配置同步电路53能够容许通过复位相位调节计算电路51实现的相位调节计算的流水线，这可以提高分数N合成器40所能够支持的参考时钟信号CLKREF的最大频率。
为了解释在等式10中给出的相位误差Δφ，复位相位调节计算电路51能够产生等于大约-kF的相位调节。此外，为了以弧度提供额外相移或调节φshift则复位相位调节计算电路51能够产生相位调节信号P以具有由下面的等式11给出的值。
等式11
如图3所示，模M计数器64能够用于自利用初始化信号INIT对分数N合成器40初始化起对参考时钟信号CLKREF的参考周期数进行计数。另外地，模M计数器64能够输出计数信号k作为结果。多路复用器65能够用于将计数信号k与分数分子信号F相乘以产生乘法信号kF。此外，第三加法器63能够用于将乘法信号kF和相移信号PSHIFT相加以产生相位调节信号P。在一些构造中，相移信号PSHIFT能够具有等于大约的值，其中φshift对应于任何附加的弧度为单位的相移。
为了初始化分数N合成器40，可以确定初始化信号INIT。初始化信号INIT能够复位模M计数器64的计数。在初始化之后，模M计数器64能够对参考时钟信号CLKREF的周期数进行计数以产生计数信号k，其能够用于产生相位调节信号P。
此后，在参考时钟信号CLKREF的任意周期内，能够确定同步信号SYNC。同步电路53能够使用同步信号SYNC来复位插值器52。此后，同步电路53能够利用选择信号SEL来控制多路复用器54以使多路复用器54在一个周期内将调节后的分数分子信号P+F传递到插值器的分数输入，或者利用其他配置，诸如在j个周期内提供相位调节P/j+F。然后，通过相移信号PSHIFT指示的任何相移将输出时钟信号CLKOUT的相位同步成参考时钟信号CLKREF。
当多个PLL被同步时，在参考时钟信号CLKREF的相同周期内能够将所有的PLL初始化。此后，能够利用在参考时钟信号CLKREF的相同或不同周期上的同步信号将PLL同步。在同步之后，PLL能够一致地具有与参考时钟信号CLKREF相同的相位关系。
虽然图3示出了包括复位相位调节电路的控制电路的一个实施例实现，其他配置是可能的。
在图示的配置中，参考时钟信号CLKREF未经分频而提供给PLL 41。然而，在其他构造中，参考时钟分频器用于在将信号提供给PLL 41之前将参考时钟信号分频。在这种构造中，在参考时钟信号CLKREF的每个周期内模M计数器64的计数增长的量能够基于参考时钟分频器的分频比。例如，当参考时钟分频器的分频比改变时，能够基于参考时钟分频器的分频比来改变模M计数器的增量值。
图4是根据一个实施方案的通信系统100的示意性框图。
通信系统100包括PLL 41、插值器52、加法器61、同步电路53以及复位相位调节计算电路51，这些如之前所述。通信系统100还包括状态元件81、收发机82、解多路复用器83和天线84。
收发机82包括第一数字相位旋转电路91、第二数字相位旋转电路92、模数转换器(ADC)93、数模转换器(DAC)94、接收滤波器95、发送滤波器96、第一混合器97以及第二混合器98。
第二数字相位旋转电路92包括接收发送数据的数据输入、与状态元件81的数据输出电连接的控制输入，以及与DAC 94的输入电连接的数据输出。发送滤波器96包括与DAC94的输出电连接的输入以及与第二混合器98的信号输入电连接的输出。第二混合器98还包括构造为接收输出时钟信号CLKOUT的时钟输入以及与解多路复用器83的发送端子电连接的输出。解多路复用器83还包括与天线84电连接的天线端子以及与第一混合器97的信号输入电连接的接收电子。第一混合器97还包括构造为接收输出时钟信号CLKOUT的时钟输入以及与接收滤波器95的输入电连接的输出。ADC 93包括与接收滤波器95的输出电连接的输入以及与第一数字相位旋转电路91的数据输入电连接的输出。第一数字相位旋转电路91还包括与状态元件81的数据输出电连接的控制输入以及构造为产生接收数据的数据输出。状态元件81还包括构造为从复位相位调节计算电路51接收相位调节信号P的数据输入以及与同步电路53的输出电连接的启用输入。
在图示的通信系统100中，通过PLL 41产生的输出时钟信号CLKOUT已经用作用于将发送数据经由天线84上变频以及将从天线84节诶是到的数据下变频的时钟信号。
通信系统100可以具有基于接收数据路径的相位与输出时钟信号CLKOUT的相位的组合的总接收相位。另外，通信系统100可以具有基于发送数据相位的相位和输出时钟信号CLKOUT的相位的组合的总发送相位。
图示的通信系统100能够在参考时钟信号CLKREF的任意周期内同步。然而，与图3的分数N合成器相比，图示的通信系统100包括用于对在特定参考周期内与同步PLL 41相关联的相位误差进行校正的不同的方案。例如，如图4所示，相位调节信号P作为输入提供给状态元件81。当确定同步信号SYNC时，同步电路53能够复位插值器52。另外，同步电路53能够为状态元件81加载相位调节信号P。例如，在一种实现中，状态元件81包括多个锁存器和/或触发器，其配置为响应于同步电路53而加载相位调节信号P。状态元件81能够将存储的相位调节信号P提供给第一和第二数字相位旋转电路91，92。
因此，图示的配置通过校正发送信号路径和/或接收信号路径的相位来校正同步相位误差。
虽然图4示出了依照本文教导的通信系统100的一种配置，其他实现是可能的。例如，收发机82可以包括在发送路径和/或接收路径中的更多或更少的部件，或者以不同实现布置的部件。例如，图示的通信系统100是利用中频采样(IF采样)收发机配置来实现，但是本文教导能够应用于超外差系统和零中频(零IF)系统。
图5是分数N合成器130的一个实施方案的示意性框图。分数N合成器包括PLL 41和控制电路112。控制电路112包括复位相位调节计算电路51、第一加法器61、同步电路53和西格玛德尔塔调制器(SDM)插值器122。
图5的分数N合成器130与图3的分数N合成器40相似，除了分数N合成器130包括了与与图3的控制电路42实现配置不同的控制电路112。例如，相对于图3的控制电路42，图5的控制电路112省去了第二加法器62和多路复用器54，并且包括SDM插值器122，而非分数插值器52。
如图5所示，SDM插值器122包括接收分数分子信号F的分数分子输入、接收模量信号M的模量输入、从同步电路53接收复位信号的复位输入、接收反馈时钟信号CLKFBK的时钟输入、接收相位调节信号P的种籽(SEED)输入以及产生用于第一加法器61的插值信号。
响应于同步信号SYNC的启动，同步电路53能够复位SDM插值器122。此后，SDM插值器122能够在插值器复位时加载有与缺省种籽值对应积分种籽或起始值加上相位调节信号P的值，或者在复位之后加载恒定周期数。因此，在图示的配置中，同步电路53能够通过将SDM插值器122的积分起始值调节由相位调节信号P指示的量来同步PLL 41。
应用
采用上述方案的装置能够实现到各种电子装置中。电子装置的实施例可以包括但不限于消费电子产品、消费电子产品的零件、电子测试设备等。电子设备的实施例还可以包括光学网络或其他通信网络的电路。消费电子产品可以包括但不限于汽车、摄像录像机、摄像机、数字摄像机、便携式存储芯片、洗衣机、干燥机、洗衣机/干燥机、复印机、传真机、扫描仪、多功能外围设备等。此外，电子装置可以包括非成品，包括那些用于工业、医学和汽车应用的产品。
上述的说明书和权利要求书提到了元件或特征“连接”或“耦合”在一起。如本文使用的，除非明确指出，否则“连接”意思是元件/特征与另一元件/特征直接或间接地连接，不一定是机械连接。同样，除非明确指出，否则“耦合”是指一个元件/特征与另一元件/特征直接或间接地耦合，不一定是机械地耦合。因此，虽然图中所示的各示意性描绘了元件和部件的实施例布置，但是在实际的实施方案中可能存在附加的中间元件、装置、特征或部件(假设不会不利地影响描绘的电路的功能)。
虽然已经根据一些实施方案描述了本发明，但是对于本领域普通技术人员而言其他实施方案是显而易见的，包括未提供本文阐述的所有的特征和优点的实施方案，也在本发明的范围之内。而且，上面描述的各个实施方案能够组合以提供另外的实施方案。另外，在一个实施方案的背景下图示的一些特征也能够合并到其他实施方案中。因此，本发明的范围仅参考所附权利要求书来限定。

Claims (22)

1.一种电子装置，包括：
第一锁相环，其构造为接收参考时钟信号并且产生输出时钟信号，其中所述第一锁相环包括可编程除法器，所述可编程除法器构造为接收分频信号，其中输出时钟信号的频率与参考时钟信号的频率之比与所述分频信号相关地变化；
第一控制电路，其构造为产生所述分频信号，其中所述第一控制电路包括：
插值器，其构造为基于分数分子信号且基于模量信号来产生插值信号，其中所述第一控制电路构造为基于所述插值信号来产生所述分频信号；
复位相位调节计算器，其构造为产生相位调节信号并且接收初始化信号，其中所述复位相位调节计算器包括构造为对所述参考时钟信号的周期数进行计数的计数器，其中所述计数器构造为通过所述初始化信号来复位，并且其中所述相位调节信号是基于所述计数器的计数的；以及
同步电路，其构造为响应于同步信号来同步所述第一锁相环，其中所述同步电路构造为对由所述相位调节信号指示的同步相位误差进行校正。
2.如权利要求1所述的电子装置，其中所述同步电路构造为通过将所述插值器的状态调节由所述相位调节信号指示的量来对所述同步相位误差进行校正。
3.如权利要求2所述的电子装置，其中所述同步电路进一步构造为在调节所述插值器的所述状态之前将所述插值器复位。
4.如权利要求2所述的电子装置，其中所述同步电路调节所述插值器的所述状态以在所述参考时钟信号的单个周期中对所述同步相位误差进行校正。
5.如权利要求2所述的电子装置，其中所述同步电路调节所述插值器的所述状态以在所述参考时钟信号的多个周期中对所述同步相位误差进行校正。
6.如权利要求1所述的电子装置，还包括第二锁相环和第二控制电路，所述第二控制电路构造为产生所述第二锁相环的分频信号，其中所述第二控制电路包括同步电路和包括计数器的复位相位调节计算器，其中所述初始化信号构造为将所述第二控制电路的所述计数器的计数复位。
7.如权利要求6所述的电子装置，其中所述第二控制电路构造为响应于所述同步信号而同步所述第二锁相环，并且其中在同步后所述第二锁相环的输出时钟信号和所述第一锁相环的所述输出时钟信号具有大约相同的相位。
8.如权利要求1所述的电子装置，其中所述复位相位调节计算器进一步包括乘法器，所述乘法器构造为通过将所述分数分子信号乘以所述计数器的所述计数来产生乘法信号。
9.如权利要求8所述的电子装置，其中所述复位相位调节计算器还包括加法器，所述加法器通过将所述乘法信号和相移信号相加来产生所述相位调节信号。
10.如权利要求9所述的电子装置，其中所述第一控制电路还包括：
多路复用器，其包括输出、构造为接收所述相位调节信号的第一输入、构造为接收所述分数分子信号的第二输入、以及构造为从所述同步电路接收选择控制信号的选择控制输入，其中所述插值器包括与所述多路复用器的输出电连接的分数分子输入和构造为接收所述模量信号的模量输入。
11.如权利要求1所述的电子装置，其中所述插值器包括西格玛德尔塔调制器，并且其中所述同步电路构造为通过将所述西格玛德尔塔调制器的积分起始值调节由所述相位调节信号指示的量而对所述同步相位误差进行校正。
12.如权利要求1所述的电子装置，还包括收发器，所述收发器包括布置在信号路径中的数字相位旋转电路和混合器，其中所述混合器包括构造为接收所述输出时钟信号的时钟输入，其中所述同步电路构造为通过将所述数字相位旋转电路的状态调节由所述相位调节信号指示的量来对所述同步相位误差进行校正。
13.如权利要求12所述的电子装置，其中所述信号路径包括接收路径，其中所述收发器还包括：
接收滤波器，包括输入和输出，其中所述接收滤波器的所述输入与所述混合器的输出电连接；以及
模数转换器，其包括与所述接收滤波器的所述输出电连接的输入以及与所述数字相位旋转电路的数据输入电连接的输出。
14.如权利要求12所述的电子装置，其中所述信号路径包括发送路径，其中所述收发器还包括：
数模转换器，其包括与所述数字相位旋转电路的数据输出电连接的输入，以及输出；以及
发射滤波器，其包括与所述数模转换器的所述输出电连接的输入以及与所述混合器的数据输入电连接的输出。
15.如权利要求12所述的电子装置，其中所述第一控制电路还包括状态元件，所述状态元件具有构造为接收所述相位调节信号的数据输入和与所述数字相位旋转电路的控制输入电连接的数据输出，其中所述同步电路构造为响应于所述同步信号而为所述状态元件加载所述相位调节信号。
16.一种电子实现的时钟信号产生方法，所述方法包括：
利用锁相环，基于参考时钟信号来产生输出时钟信号；
利用初始化信号来复位计数器；
利用所述计数器对所述参考时钟信号的周期数进行计数；
基于所述计数器的计数来产生相位调节信号；
利用插值器来控制所述锁相环的分频信号；
将同步信号接收到同步电路中；
利用所述同步电路，响应于同步信号而同步所述锁相环；以及
利用所述同步电路，对由所述相位调节信号指示的同步相位误差进行校正。
17.如权利要求16所述的方法，其中同步所述锁相环包括将所述插值器的状态调节由所述相位调节信号指示的量。
18.如权利要求17所述的方法，还包括在调节所述插值器的状态之前将所述插值器复位。
19.如权利要求16所述的方法，其中同步所述锁相环包括将数字相位旋转电路的状态调节由所述相位调节信号指示的量。
20.如权利要求19所述的方法，还包括：
利用所述数字相位旋转电路来旋转数字接收信号的相位。
21.如权利要求19所述的方法，还包括：
利用所述数字相位旋转电路来旋转数字发送信号的相位。
22.如权利要求19所述的方法，其中同步所述锁相环包括将所述插值器的西格玛德尔塔调制器的积分起始值调节由所述相位调节信号指示的量。
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