CN104460803B - 带隙基准电压产生电路 - Google Patents

Abstract

本发明提供一种带隙基准电压产生电路，其包括第一电阻、第二电阻、第三电阻、第一双极型晶体管、第二双极型晶体管、运算放大器、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第一存储电容、第二存储电容、以及第七开关、构成低通滤波器的滤波电阻和滤波电容。本发明在现有的一次失调消除方案的基础上，新加入第二存储电容以及第三个相位，在第三个相位时进行二次失调消除，使得失调消除的精度提高，可以得到高精度的带隙基准输出电压。

Description

带隙基准电压产生电路

【技术领域】

本发明涉及基准电压技术领域，特别涉及一种带隙基准电压产生电路。

【背景技术】

带隙基准电压源的高精度和稳定性对整个电子系统性能有着重要影响。经典的带隙基准电压电路如图1所示，包括电阻R₁～R₃，PNP双极型晶体管Q₁和Q₂，以及运算放大器A1。其中Q₂的发射极面积(A)是Q₁的m倍(mA)，V_OS代表运算放大器A1的输入失调电压，可以为正数，也可以为负数。由于存在等效到运算放大器输入端的失调电压，由图1可以得到：

其中，Vout为输出电压即基准电压，V_BE2是双极型晶体管Q₂的基极-发射极电压，V_T为热电压。

这里关键问题是输入失调电压V_OS被放大(1+R₂/R₃)倍，而V_OS随温度和工艺的变化而变化，因此输出电压V_out也随温度和工艺变化而变化，导致基准电压输出精度降低。所以有必要提出一种改进方法，来减少或者消除输入失调电压对基准电压的影响。

图2示出了现有的一种可以消除失调电压的带隙基准电压电路。与图1相比，其增加了第一开关S₁、第二开关S₂、第三开关S₃和第一存储电容C₁，其余结构不变。如图3所示，以两相不交叠时钟分时控制开关S₁～S₃，来改变存储电容C₁的连接，采样和消除失调电压，以降低运算放大器的输入失调电压对基准输出电压的影响。结合图3和图4所示，在第一个时段f₁时采样运算放大器A1输入端的失调电压，在第二个时段f₂时抵消失调电压。此方法在第二个时段f₂时，没有考虑运算放大器输入节点寄生电容对基准输出电压的影响。实际上，在第二时段，寄生电容C_j与存储电容C₁进行电荷分配，导致第二时段f₂的存储电容C₁电压和第一时段f₁的存储电容C₁电压(第一时段的存储电容C₁电压大小等于失调电压)存在误差，并且寄生电容C_j越大，该误差越大。将运算放大器输入端寄生电容C_j以及输入端的失调电压V_OS量化如图2所示。

现在对图2所示的带隙基准电压电路如何消除失调进行分析。

图3为图2中的各个开关S₁～S₃的开关时序图。假设采用正逻辑，即高电平表示开关S导通，低电平表示开关S断开。

在f₁相位(第一时段)时，图2的等效电路如图4所示。C₁上的存储电荷为V_OS·C₁，寄生电容C_j上的电荷为V_X·C_j。

在f₂相位(第二时段)时，等效电路如图5所示。依据电荷守恒计算得到C₁的电压V_C1(这里假定V_X端的电压不变)：

C₁·V_OS+C_j·V_X＝C₁·V_C1+C_j·(V_X+V_C1) (2)

由公式(3)可以看到，电容C₁上的电压已经与Vos有了一个偏差，即V_OS·C_j/(C₁+C_j)，使得现有的失调消除精度受到影响。为了减少这个偏差，一个方法是增大C₁，增大C₁必然增大版图面积；另一个方法就是减小C_j，即减小输入对管的宽度W和长度L，不过此时的匹配性变差，V_OS会变大。

因此需要一种改进方案，能够减少寄生电容C_j对现有失调技术的影响。

【发明内容】

本发明的目的在于提供一种带隙基准电压产生电路，其减小运放输入对管等产生的寄生电容对现有失调技术的影响，可以提高现有失调消除技术的精度，得到高精度的带隙基准电压，以应用于对基准电压精度要求较高的场合。

为了解决上述问题，本发明提供一种带隙基准电压产生电路，其包括第一电阻、第二电阻、第三电阻、第一双极型晶体管、第二双极型晶体管、运算放大器、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第一存储电容、第二存储电容。第一电阻的一端与所述运算放大器的输出端相连，另一端连接第一双极型晶体管的发射极，第一双极型晶体管的集电极和基极相连后接地；第二电阻的一端与所述运算放大器的输出端相连，另一端与第三电阻的一端相连，第三电阻的另一端连接第二双极型晶体管的发射极，第二双极型晶体管的集电极和基极相连后接地，第一存储电容和第一开关依次连接于所述运算放大器的第一输入端和第二输入端之间，第一电阻和第一双极型晶体管的发射极的中间节点V_X依次经过第五开关和第二开关连接至运算放大器的第一输入端，第二存储电容和第四开关依次连接于第五开关和第二开关的中间节点和运算放大器的第二输入端之间，第二电阻和第三电阻的中间节点V_Y连接至所述运算放大器的第二输入端，第六开关的一端连接中间节点V_X，另一端连接于第二存储电容与第四开关的中间节点，第三开关的一端连接第五开关和第二开关的中间节点，另一端连接于第一存储电容与第一开关的中间节点。

进一步的，各个开关由各自的时钟控制信号控制其导通和截止，各个开关的导通和截止关系如下：在第一时段时，第一开关、第二开关和第五开关导通，第三开关、第四开关和第六开关截止，在第二时段时，第三开关、第四开关和第五开关导通，第一开关、第二开关和第六开关截止，在第三时段时，第三开关和第六开关导通，第一开关、第二开关、第四开关和第五开关截止。

进一步的，第二时段紧接第一时段，第三时段紧接第二时段，连续不交叠的第一时段、第二时段和第三时段形成一个周期。

进一步的，带隙基准电压产生电路还包括第七开关以及构成低通滤波器的滤波电阻和滤波电容，第七开关的一端和所述运算放大器的输出端相连，另一端与滤波电阻的一端相连，滤波电阻的另一端与滤波电容的一端相连，滤波电容的另一端接地。在第一时段和第二时段中，第七开关截止，在第三时段的前半段时间，第七开关截止，在第三时段的后半段时间，第七开关导通。

进一步的，所述运算放大器具有输入寄生电容和输入失调电压。

与现有失调消除技术相比，本发明中的带隙基准电压产生电路，在现有的一次失调消除方案的基础上，新加入第二存储电容C₂以及第三个相位f₃(第三时段)，在第三个相位f₃时进行第二次失调消除，以减小寄生电容C_j对失调消除技术带来的影响，使得失调消除的精度提高。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为现有的一种典型的带隙基准电压产生电路的电路示意图；

图2为现有的带隙基准电压产生电路的电路示意图，其可以消除运算放大器的输入失调电压；

图3为图2中带隙基准电压产生电路的各个开关S₁～S₃的开关时序图；

图4为在f₁相位时图2的等效电路；

图5为在f₂相位时图2的等效电路；

图6为本发明中的带隙基准电压产生电路在一个实施例中的电路示意图，其不仅可以消除运算放大器的输入失调电压，还可以减小在消除失调电压时输入寄生电容C_j带来的不利影响；

图7为图6中带隙基准电压产生电路的各个开关S₁～S₇的开关时序图；

图8为在f₁相位时图6中的带隙基准电压产生电路的部分等效电路；

图9为在f₂相位时图6中的带隙基准电压产生电路的部分等效电路；和

图10为在f₃相位时图6中的带隙基准电压产生电路的部分等效电路。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

图6为本发明中的带隙基准电压产生电路600在一个实施例中的电路示意图，其不仅可以消除运算放大器的输入失调电压V_OS，还可以减小在消除失调电压时输入寄生电容C_j带来的不利影响。

如图6所示，所述带隙基准电压产生电路600包括第一电阻R₁、第二电阻R₂、第三电阻R₃、第一双极型晶体管Q₁、第二双极型晶体管Q₂、运算放大器A1、第一开关S₁、第二开关S₂、第三开关S₃、第四开关S₄、第五开关S₅、第六开关S₆、第一存储电容C₁和第二存储电容C₂。与图2相比，本发明中的增加了第四开关S₄、第五开关S₅、第六开关S₆和第二存储电容C₂。

第一电阻R₁的一端与所述运算放大器A1的输出端相连，另一端连接第一双极型晶体管Q₁的发射极，第一双极型晶体管Q₁的集电极和基极相连后接地。第二电阻R₂的一端与所述运算放大器A1的输出端相连，另一端与第三电阻R₃的一端相连，第三电阻R₃的另一端连接第二双极型晶体管Q₂的发射极，第二双极型晶体管Q₂的集电极和基极相连后接地。

第一存储电容C₁和第一开关S₁依次连接于所述运算放大器A1的第一输入端和第二输入端之间。第一电阻R₁和第一双极型晶体管Q₁的发射极的中间节点V_X依次经过第五开关S₅和第二开关S₂连接至运算放大器A1的第一输入端。第二存储电容C₂和第四开关S₄依次连接于第五开关S₅和第二开关S₂的中间节点和运算放大器A1的第二输入端之间。第二电阻R₂和第三电阻R₃的中间节点V_Y连接至所述运算放大器A1的第二输入端。第六开关S₆的一端连接中间节点V_X，另一端连接于第二存储电容C₂与第四开关S₄的中间节点。第三开关S₃的一端连接第五开关S₅和第二开关S₂的中间节点，另一端连接于第一存储电容C₁与第一开关S₁的中间节点。

如图6所示，所述运算放大器A1具有输入寄生电容C_j和输入失调电压V_OS，本发明中的各个开关以及两个存储电容就是为了消除失调电压V_OS以及减小C_j对失调消除精度的影响。需要了解的是，图6中的输入寄生电容C_j和输入失调电压V_OS是为了容易理解而被示出的。

所述带隙基准电压产生电路600还包括低通滤波电路和连接于低通滤波电路的输入端和运算放大器A₁的输出端的第七开关S₇。所述低通滤波电路包括滤波电阻R_O和滤波电容C_O，滤波电阻的一端与第七开关S₇相连，另一端与滤波电容C_O的一端相连，滤波电容C_O的另一端接地，滤波电阻R_O和滤波电容C_O的中间节点为带隙基准电压产生电路的输出端V_out。

各个开关S₁～S₇由各自的时钟控制信号控制其导通和截止。如图7所示，其为各个开关S₁～S₇的开关时序图，这里假设采用正逻辑，即高电平表示开关S导通，低电平表示开关S断开。可以看出，各个开关S₁～S₇的导通和截止关系如下：

在f₁相位(第一时段)时，第一开关S₁、第二开关S₂和第五开关S₅导通，第三开关S₃、第四开关S₄、第六开关S₆和第七开关S₇截止。如图8所示，其为在f₁相位时图6中的带隙基准电压产生电路的等效电路，其中低通滤波电路被省略了，第一电阻R₁、第二电阻R₂、第三电阻R₃、第一双极型晶体管Q₁、第二双极型晶体管Q₂同样被省略了。此时等效电路与现有技术中图2中的带隙基准电压产生电路在f₁相位时的等效电路相同，此时用第一存储电容C₁采样运算放大器A1的两个输入端的失调电压。

在f₂相位(第二时段)时，第三开关S₃、第四开关S₄和第五开关S₅导通，第一开关S₁、第二开关S₂、第六开关S₆和第七开关S₇截止。如图9所示，其为在f₂相位时图6中的带隙基准电压产生电路的等效电路。此时，将第一存储电容C₁连接到运算放大器A1的第一输入端和V_X之间，并且加入第二存储电容C₂，通过第二存储电容C₂采样通过第一次失调消除后，运算放大器A1的两输入端仍存在的失调电压。

在f₂相位(第二时段)时，第二存储电容C₂两端的电压为V_X-V_Y，其中Vx为中间节点V_X的电压，V_Y为中间节点V_Y的电压，由运算放大器A1的正负输入端电压相等(假设运算放大器增益很大)，可以得到：

V_Y+V_OS＝V_X+V_C1 (4)

联合公式(3)，可以得到第二存储电容C₂上的电压V_C2为：

由公式(5)可以看到，第二存储电容C₂取出了为图2中的失调电压消除方案中产生的由于运算放大器A1的输入寄生电容C_j引入的误差。

这样，可以新引入一个与f₁和f₂各不交叠的f₃相位(第三时段)，如图10所示。在f₃相位时，第三开关S₃和第六开关S₆导通，第一开关S₁、第二开关S₂、第四开关S₄和第五开关S₅截止。如图10所示，其为在f₃相位时图6中的带隙基准电压产生电路的等效电路。此时，C₂和C₁串联，使得V_C1+V_C2＝V_OS，V_C1为第一存储电容C₁的电压，V_C2为第二存储电容C₂的电压，就可以与失调电压很好的抵消。

另外，对这个f₃相位，可以再做一次分频。这样，在f₃相位的前半段时间，第七开关S₇截止，进行失调消除，等待稳定后，在f₃相位的后半段时间，第七开关S₇导通，进行输出。

第二时段f₂紧接第一时段f₁，第三时段f₃紧接第二时段f₂，连续的不交叠的第一时段f₁、第二时段f₂和第三时段f₃形成一个周期T。

为了比较和容易理解，与图2中的相同功能的器件，比如第一电阻R₁、第二电阻R₂、第三电阻R₃、第一双极型晶体管Q₁、第二双极型晶体管Q₂、运算放大器A1、第一开关S₁、第二开关S₂、第三开关S₃，在本发明中采用了同样的符号，所属领域内的普通技术人员应该能够了解的是，在不同的图中，同样的符号表示不同的但是功能相同的器件。

在本发明中，“连接”、“相连”、“连”、“接”等表示电性连接的词语，如无特别说明，则表示直接或间接的电性连接。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (2)

1.一种带隙基准电压产生电路，其特征在于，其包括第一电阻、第二电阻、第三电阻、第一双极型晶体管、第二双极型晶体管、运算放大器、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关、第一存储电容和第二存储电容，

第一电阻的一端与所述运算放大器的输出端相连，另一端连接第一双极型晶体管的发射极，第一双极型晶体管的集电极和基极相连后接地；

第二电阻的一端与所述运算放大器的输出端相连，另一端与第三电阻的一端相连，第三电阻的另一端连接第二双极型晶体管的发射极，第二双极型晶体管的集电极和基极相连后接地，

第一存储电容和第一开关依次连接于所述运算放大器的第一输入端和第二输入端之间，

第一电阻和第一双极型晶体管的发射极的中间节点V_X依次经过第五开关和第二开关连接至运算放大器的第一输入端，

第二存储电容和第四开关依次连接于第五开关和第二开关的中间节点和运算放大器的第二输入端之间，

第二电阻和第三电阻的中间节点V_Y连接至所述运算放大器的第二输入端，

第六开关的一端连接中间节点V_X，另一端连接于第二存储电容与第四开关的中间节点，

第三开关的一端连接第五开关和第二开关的中间节点，另一端连接于第一存储电容与第一开关的中间节点，

各个开关由各自的时钟控制信号控制其导通和截止，

各个开关的导通和截止关系如下：

在第一时段时，第一开关、第二开关和第五开关导通，第三开关、第四开关和第六开关截止，

在第二时段时，第三开关、第四开关和第五开关导通，第一开关、第二开关和第六开关截止，

在第三时段时，第三开关和第六开关导通，第一开关、第二开关、第四开关和第五开关截止，

所述带隙基准电压产生电路还包括第七开关以及构成低通滤波器的滤波电阻和滤波电容，

第七开关的一端和所述运算放大器的输出端相连，另一端与滤波电阻的一端相连，滤波电阻的另一端与滤波电容的一端相连，滤波电容的另一端接地，

在第一时段和第二时段中，第七开关截止，在第三时段的前半段时间，第七开关截止，在第三时段的后半段时间，第七开关导通，

第二时段紧接第一时段，第三时段紧接第二时段，连续不交叠的第一时段、第二时段和第三时段形成一个周期。

2.根据权利要求1所述的带隙基准电压产生电路，其特征在于，所述运算放大器具有输入寄生电容和输入失调电压。