CN104425218A - 半导体结构的双重图案工艺方法 - Google Patents

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Abstract

本发明公开了一种半导体结构的双重图案工艺方法。首先，依序沉积一第一层、一第二层、以及一第三层。接着在第三层上形成一光刻胶层，并将所述光刻胶层图形化成一图形化第一光刻胶，再将一氧化层沉积于其上。所述氧化层会被刻蚀成用来构成一第一图案的间隙壁，所述第一图案之后则用来刻蚀所述第三层。之后以同样步骤在所述第三层上形成一第二交错图案，其与所述第一图案以同样方式形成。最后以两图案对所述第一层与所述第二层进行选择性刻蚀。

Description

半导体结构的双重图案工艺方法
技术领域
本发明涉及半导体工艺技术领域，特别是涉及一种不需要过多的层叠结构或是用到任何平坦化步骤的交错式双重图案化工艺方法。
背景技术
在半导体工艺中，为了要将集成电路布局转移到半导体晶圆上，集成电路布局会先以光掩膜图形来设计形成，之后再将光掩膜图案转移到层结构上。然而，随着半导体器件(如内存结构)的微型化与高积集度的需求演进，器件变得越来越微细，光掩膜的尺度也变得越来越小。
因此，业界开发出双重图案工艺来制作具有更小接触窗(接触洞)尺寸的半导体结构。尽管如此，为了获得所要的最终图形，工艺中会用到多重的层叠结构，因而增加了整体结构的高度，导致深宽比变大。为了制作出更精确的结构以及获得更佳的半导体器件效能，高深宽比是需要避免的众多工艺变数之一。
在实际的工艺中，为了获得所需图案，牵涉到越多的层结构即代表需要更多的制作步骤，如需要进行更多的平坦化步骤来使工艺面平整。然而，越多的工艺步骤会使整体工艺变得更为复杂、冗长且昂贵。
因此，如何减少工艺中所需的层结构数目以降低深宽比，以及如何降低工艺复杂度以减少制作成本与时间，是现在本技术领域重要的开发目标与课题。
发明内容
鉴于此，本发明提出了一种交错式双节距图案工艺，其不需要形成过多的层叠结构或使用任何的平坦化步骤，因而能避免现有技术中高深宽比的问题以及其衍生出的工艺变数。
根据本发明一实施例，其提出了一种工艺方法，包含下述步骤：由下而上形成层叠的一第一层、一第二层、以及一第三层，其中第一层为碳层，第二层为抗反射介电涂布层，而第三层为抗反射层，且第二层与第三层具有良好的刻蚀选择比。
为让本发明的上述目的、特征及优点能更为明显易懂，下文中特举出数个优选实施方式，并配合附图作详细说明如下。
附图说明
图1-4描绘出根据本发明方法实施例形成接触印刷掩膜的第一步骤的横断面图；
图5描绘出根据本发明实施例一沉积在结构上用来形成接触印刷掩膜的第一图案的俯视图；
图6-8描绘出根据本发明实施例一形成接触印刷掩膜的步骤的横断面图；
图9描绘出根据本发明实施例一沉积在结构上用来形成接触印刷掩膜的第二图案的俯视图；
图10描绘出根据本发明实施例在结构上刻蚀出一最终图案以形成接触印刷掩膜的俯视图；
图11描绘出根据本发明实施例在结构上刻蚀出一最终图案以形成接触印刷掩膜的截面图；以及
图12描绘出根据本发明实施例在结构上刻蚀出一最终图案以形成接触印刷掩膜的俯视图；
其中，附图标记说明如下：
11 第一层
12 第二层
13 第三层
14 光刻胶层
15 氧化层
16 间隙壁
20 沟渠
34 光刻胶层
35 氧化层
36 间隙壁
40 接触洞
具体实施方式
在下文的细节描述中，组件符号会标示在随附的图示中成为其中的一部分，并且以可实行所述实施例的特例描述方式来表示。这类实施例会说明足够的细节使得所属领域的一般技术人员得以具以实施。阅者须了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。
请参照图1，如图所示，一第一层11、一第二层12、以及一第三层13由下而上依序层叠形成。第一层11的材质可为碳，其在完成本发明所有步骤后最终将成为一具有接触洞(窗)图案的硬掩膜结构。第二层12为一抗反射介电涂布层(dielectric anti-reflective coating,DARC)，其共形地沉积在第一(碳)层11上，实质厚度介于(埃)至之间。第三层13的材料可为抗反射材料，其共形地沉积在抗反射介电涂布的第二层12上，实质厚度约为。
在本发明中，第二层12的抗反射介电涂布材料以及第三层13的抗反射材料具有不同的刻蚀速率，以达到选择性刻蚀两者的目的。
复参照图1，一光刻胶层14形成在第三层13上。光刻胶层14是根据一第一图形来图形化，以使后续形成的间隙壁结构能构成一第一双节距图案，其在后续实施例中有详细说明。
现在请参照图2，图2表示出本发明方法的下一步骤：通过原子层沉积(atomic layer deposition,ALD)工艺在前述图形化光刻胶层14以及第三层13上共形地沉积一氧化层15。
接着如图3所示，之后氧化层15会受刻蚀而在图形化光刻胶层14的两侧形成间隙壁16，再将图形化光刻胶层14完全移除即形成了图中所示的第一双节距图形P1。
在下个步骤中，第一双节距图形P1会被用作为刻蚀掩膜来刻蚀下层的第三层13，而更下层的第二层12则作为刻蚀停止层。如此，对应前述第一双节距图形P1的沟渠20因而形成在第三层13中，其如图4的横断面图以及图5的俯视图所示。
以同样的步骤，接着会形成一第二交错图案P2。首先，如图6所示，在第三层13上形成一光刻胶层34。光刻胶层34会根据一第二图形来图形化，使得后续形成的间隙壁结构可以构成一第二双节距图形。其中第二图形是一交错式设计的图形，也就是说在本发明中，由第二双节距图形所界定的线条会与第一双节距图形所界定的线条成特定角度交错，其以直角为佳，但不以此为限。
之后如图7所示，通过原子层沉积工艺在图形化光刻胶层34以及第三层13上共形地沉积一氧化层35。
之后氧化层35会受刻蚀而在图形化光刻胶层14的两侧形成间隙壁36结构。之后再将图形化光刻胶层34完全移除即可形成如图8所示的第二双节距图形P2。
第一双节距图形P1与第二双节距图形P2会构成一最终图形，即交错的双节距图案P3，如图9所示，其中图形化后的第三层与氧化氧化物间隙壁36会做为掩膜来形成接触洞。
在下个步骤中，构成第二双节距图案P2的氧化物间隙壁36以及根据第一双节距图案P1图形化后的第三层13会被用作为刻蚀掩膜来刻蚀下方的第二层12与第一层11。由于第三层13与第二层12具有不同的刻蚀速率，其可提供良好的刻蚀选择比，故在工艺中仅有未受氧化物间隙壁36或图案化第三层13覆盖的部位会受到刻蚀，因而形成如图10所示的接触洞(接触窗)40图案。
在第二层12与第一层11中形成接触洞图案后，氧化间隙壁36与第三层13会被移除，而获得最终吾人所欲的接触印刷掩膜，详如图11的横断面图以及图12的俯视图所示。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种半导体结构的双重图案工艺方法，其特征在于，包括：
由下而上在一基底上依序沉积一第一层、一第二层、以及一第三层，其中所述第二层与所述第三层具有不同的刻蚀速率；
在所述第三层上沉积一第一光刻胶层；
将所述第一光刻胶层图形化成一图形化第一光刻胶；
沉积一第一氧化层；
将所沉积的所述第一氧化层刻蚀成位于所述图形化第一光刻胶两侧的第一间隙壁；
将所述图形化第一光刻胶完全移除，得到由所述第一间隙壁所构成的第一掩膜图案；
以所述第一掩膜图案作为刻蚀掩膜对所述第三层进行刻蚀工艺，其中所述第二层作为刻蚀停止层；
在所述第三层上沉积一第二光刻胶层；
将所述第二光刻胶层图形化成一图形化第二光刻胶，其中所述图形化第二光刻胶与所述图形化第一光刻胶交错；
沉积一第二氧化层；
将所沉积的所述第二氧化层刻蚀成位于所述图形化第二光刻胶两侧的第二间隙壁；
将所述图形化第二光刻胶完全移除，得到由所述第二间隙壁所构成的第二掩膜图案；
以所述第二掩膜图案作为刻蚀掩膜对所述第三层进行刻蚀工艺，因而在所述第二层与所述第一层中形成一接触洞图案；以及
移除剩余的所述第二间隙壁以及所述第三层，以获得具有所述接触洞图案的一接触印刷掩膜。
2.根据权利要求1所述的半导体结构的双重图案工艺方法，其特征在于，所述第一层的材料包含碳。
3.根据权利要求1所述的半导体结构的双重图案工艺方法，其特征在于，所述第二层为一抗反射介电涂布层。
4.根据权利要求1所述的半导体结构的双重图案工艺方法，其特征在于，所述第二层的厚度介于至之间。
5.根据权利要求1所述的半导体结构的双重图案工艺方法，其特征在于，所述第三层的材料包含抗反射材料。
6.根据权利要求1所述的半导体结构的双重图案工艺方法，其特征在于，所述第三层的厚度为。
7.根据权利要求1所述的半导体结构的双重图案工艺方法，其特征在于，所述第一氧化层通过原子层沉积工艺形成。
8.根据权利要求1所述的半导体结构的双重图案工艺方法，其特征在于，所述第二氧化层通过原子层沉积工艺形成。
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