CN104396010B - 集成电路封装自动布线 - Google Patents

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Abstract

本发明涉及使用自适应图案化方法形成半导体器件的多种途径，一些途径包括将半导体管芯单元置于载体元件上，计算第二组迹线的迹线几何形状，构造包含第一组迹线的预设层，以及根据计算的迹线几何形状构造所述第二组迹线。形成所述半导体器件还可以包括将所述第一组迹线的至少一条电连接到所述第二组迹线的至少一条，以及通过所述第一组迹线的所述至少一条和所述第二组迹线的所述至少一条将所述半导体管芯单元的至少一个接合焊盘电连接到目标焊盘。

Description

集成电路封装自动布线
相关专利申请
本专利申请是要求于2010年2月16日提交的美国临时专利申请No.61/305,125的权益的于2010年9月7日提交的专利申请No.12/876,915的部分继续申请，所有这些专利申请均据此以引用方式并入。
技术领域
本发明的实施例涉及面板式封装领域。
发明背景
工业中接受的面板式封装的通用实施方案是扇出晶片级封装(WLP)，其中多个管芯单元面向下放置在临时载带上。使用压缩模制工艺用环氧模塑料将载带包覆成型。在成型后，移除载带，使多个管芯的有源表面暴露在通常称为重组晶片的结构中。随后，在重组晶片的顶部形成晶片级芯片尺寸封装(WLCSP)增层结构。将球栅阵列(BGA)焊球附接到重组晶片，然后用锯分割重组晶片以形成单个的封装件。已观察到，管芯放置和包覆成型过程会使管芯移动和/或旋转，从而导致有缺陷的封装件和成品率损失。
附图说明
本发明以举例方式而非限制性方式在附图中示出。
图1A-1D根据实施例示出了在重组晶片中布置的封装件或组件的顶视图。
图2A示出了半导体器件封装的实施例的顶视图。
图2B示出了半导体器件封装的实施例的侧视图。
图2C示出了半导体器件封装的另一个实施例的侧视图。
图3根据实施例示出了半导体器件封装的近距离视图。
图4根据实施例示出了具有部分自动布线的迹线的半导体器件封装的重布层。
图5根据实施例示出了具有部分自动布线的迹线的半导体器件封装的重布层。
图6是流程图，根据实施例示出了用于封装一个或多个半导体管芯单元的过程。
图7是框图，示出了用于封装一个或多个半导体管芯单元的系统的实施例。
具体实施方式
以下描述阐述了许多具体细节，例如具体的系统、部件、方法等的例子，以便更好地理解本发明的几个实施例。然而，对于本领域的技术人员而言，显然可在没有这些具体细节的情况下实施本发明的至少一些实施例。在其他情况中，未对众所周知的部件或方法进行详细描述，或者以简单的框图形式呈现，以避免不必要地使本发明模糊不清。因此，所阐述的具体细节仅是示例性的。特定的实施方案可与这些示例性细节有所不同，但仍被视为在本发明的精神和范围之内。
本文所使用的术语“在…上方”、“在…之间”、“在…上”是指一层相对于其他层的相对位置。沉积或布置在另一层上方或下方的一层可直接与该另一层接触或可具有一个或多个中间层。沉积或布置在层间的一层可直接与这两层接触或可具有一个或多个中间层。相比而言，在第二层“上”的第一层与该第二层接触。
本文所公开的实施例包括适用于面板式封装的方法和结构，例如扇出WLCSP。在下面的说明中，针对单一管芯应用对具体实施例进行描述。本发明的实施例还可以用于多管芯组件，或管芯和无源部件(例如电容器、电感器或电阻器)和/或组件中的其他部件(例如光学元件、连接器或其他电子部件)的某种组合。
用于封装半导体管芯单元的过程的一个实施例可通过以下方式缩短对封装布局进行自动布线所需的时长：通过减小待自动布线的迹线的长度，以及通过利用并行处理缩短计算迹线几何形状的计算时间。
在一个实施例中，用于封装半导体管芯单元的系统可构造预设层(prestratum)，其包含一组部分布线的迹线以最大程度减小自动布线迹线中的差异并缩短执行自动布线所用的计算时间。所述系统还可以使用通用图形处理单元(GPU)计算，以加快对封装布局的基于栅格的自动布线。
在一个实施例中，半导体管芯单元的面板的布线过程可被分配在多个计算节点上，以使得与多个管芯单元相关的迹线并行布线。通过缩短执行自动布线的时间，产生扇出WLP的管芯布局的时间可被相应缩短。在一个实施例中，所述系统还允许在曝光晶片之前对布局进行实时调整。
在某些系统中，集成电路封装的布线对于单个封装件而言可耗时约100秒至长达数小时；因此，对于其中每个晶片或面板可含数千个封装件而每个封装件都需要独特布线的图案的扇出WLCSP应用，晶片或面板上所有单元的自动布线的时间可超过10小时。应用预设层并执行自动布线计算的自动布线系统的实施例可将整个面板的管芯单元的布线时间缩短至不到60秒。
参照图1A，在一个实施例中，封装过程始于面板102，其包含多个器件单元104，这些器件单元用例如环氧树脂的包封材料106包覆成型。虽然图1A示出了圆形面板102，但是也可以使用可供选择的面板形式，例如矩形或方形。如图1A所示，该多个器件单元104的有源表面可基本上与包封材料106齐平。在一个实施例中，面板102可以为在本领域中称为重组晶片的面板，重组晶片通过WLP技术形成，在该技术中，将多个器件单元面朝下置于临时载带上，然后通过环氧模塑料使用压缩模制工艺包覆成型，然后移除临时载带以暴露所述多个管芯单元的有源表面。
随后，可在如图1A所示的结构的顶部形成增层结构，并可分割器件单元以形成封装件或组件。例如，如图1B所示，可将面板分割为多个单管芯封装件150，每个封装件包括单个的半导体管芯单元152。参见图1C，可将多个管芯单元152、154安装在成型面板内，然后分割形成多管芯封装件或组件150。参见图1D，可将单个管芯单元152或多个管芯单元152、154安装在成型面板内，其中加入无源器件156(例如电容器、电感器或电阻器)和/或其他部件158(例如光学元件、连接器或其他电子部件)，然后分割以形成包括有源器件和无源器件和/或其他部件158的封装件或组件150。根据本发明的实施例，可以设想封装件或组件内多种包括有源和无源器件以及任选地其他部件的组合。因此，图1B-1D所示的特定配置意在示例说明而非进行限制。
在以下讨论中，参照单管芯扇出WLCSP的形成来描述某些实施例，但是本发明的实施例不限于此。本发明的实施例可用于任何面板式封装应用，包括单管芯应用、多管芯组件、一个组件内管芯和无源部件的某种组合，或一个组件内器件单元和另外的部件的某种组合。在一个方面，本发明的实施例可消除或降低因拼板过程中器件单元或其他部件的未对准而导致的封装件或组件组装的成品率损失。在另一方面，本发明的实施例可维持对封装件或组件轮廓的符合性，并且不需要改变UBM焊盘或BGA球的位置。维持封装件或组件轮廓的符合性可在最终产品中一致地实现，例如，作为最终产品封装件、测试座等。在另一方面，某些实施例可允许有器件单元上更小的接合焊盘开口。
参照图2A-2B，附接上球栅阵列(BGA)球108，然后用锯分割面板以形成单个的封装件。可在分割之前在每一个管芯单元的有源表面上形成CSP增层结构110。虽然图2B中的增层结构110示为包含单个介质层115，但是应当理解，可将多个层用于形成增层结构110。增层结构110可由介电材料115形成，其中包含第一过孔112，第一过孔与管芯单元152的接合焊盘105电接触。形成重布层(RDL)114，其可在接合焊盘105、第一过孔112之下以及在凸块下金属层(UBM)过孔116、UBM焊盘119和BGA球108之上跨接。BGA球108在图2B中示为焊球，但不限于此。在其他实施例中，根据本文所述的原理形成可以与或可以不与RDL相联的多个介质层和器件互连迹线。此类多层增层结构既可用于单管芯封装应用也可以用于多管芯组件。
在一个实施例中，例如焊盘105的焊盘在本文可称为“接合焊盘”，而不论是否有任何导线接合于焊盘。接合焊盘因此可以为可在其中形成电连接以向在管芯单元内集成的电路提供信号或从其接收信号的任何点。
图2C根据实施例示出了半导体器件封装的侧视图。在一个实施例中，可将管芯单元252封装在模塑料206内，该模塑料基本上覆盖管芯单元252的所有侧面，包括管芯252的有源表面。在一个实施例中，可将导电衬垫元件212用于在成型工艺中在管芯单元252与载体之间提供间距，以使得模塑料206可覆盖管芯单元252的有源表面。导电衬垫元件212可具体体现为附接到管芯单元252的接合焊盘205的铜柱，并可在执行成型工艺后暴露在模塑料206的表面。
在一个实施例中，增层结构210可用介电材料215构造，并可包括重布层(RDL)214，其进一步将导电衬垫元件212连接到UBM过孔216和UBM焊盘219。可将焊球例如焊球208添加到UBM焊盘，包括UBM焊盘219。
图3示出了面板设计的一个实施例的一部分，其包括用于将半导体管芯单元连接到其对应的UBM捕获焊盘的部件。如图所示，示出了单独的封装件轮廓的左上角，然而应当理解，面板设计可包括针对单独管芯封装件的增添的或更少的信息，并且面板设计可包括针对面板的多个管芯单元中的每一个管芯单元的类似信息。
如图3所示，面板设计可限定每个管芯在面板内的所设计确实位置，以及尚待形成的特征的所设计确实位置。在一个实施例中，管芯152'和接合焊盘105'的所设计确实位置被限定。尚未在面板上形成的特征可包括第一过孔112'、管芯过孔捕获焊盘118'、UBM过孔116'、UBM过孔捕获焊盘120'、RDL图案迹线122'、UBM焊盘119'的所设计确实位置，以及待从面板分割的封装件的封装件轮廓130'。
在一个实施例中，管芯单元放置和包覆成型可导致多个管芯单元152中的任一个在临时载带上移动和/或取向旋转。这可归因于管芯单元未被稳固地附接于临时载带以及模塑料在模塑料固化过程中收缩。因此，面板102上的多个管芯单元152在压缩模制后可能不位于其所设计确实位置。
各个管芯单元未对准可导致一些随后从面板分割的封装件有缺陷。根据本发明的实施例，通过利用自适应图案化技术对各个管芯单元的未对准进行调整，该技术另外可以实现无掩模光刻以将增层结构110的特征图案化。激光烧蚀和直写曝光是根据本发明实施例的合适的无掩模图案化技术的例子。
在一个实施例中，自适应图案化可在构造如图2B中所示的重布层(例如RDL 114)时使用。例如，管芯单元152的接合焊盘(例如接合焊盘105)可具有相对于管芯单元152的固定位置；然而，接合焊盘相对于UBM焊盘的位置在管芯单元152被移动时可能发生偏移。因此，RDL 114的自适应图案化可补偿接合焊盘与UBM焊盘之间的位置差异。相似地，自适应图案化可在构造如图2C中所示的重布层(例如RDL 214)时使用。衬垫元件212可相对于管芯单元252处于固定位置，而层214的图案可以被调整以适配于管芯单元252在封装件内的移动。
在一个实施例中，自适应图案化方法可用来构造可连接未在所设计确实位置上对准的一个或多个管芯单元的接合焊盘的图案。这种自适应图案化方法可包括构造包含RDL的第一组迹线的预设层。在一个实施例中，可在将半导体管芯单元置于载体元件上之前构造预设层；或者，可在管芯单元被置于载体上之后构造预设层。在一个实施例中，可与RDL的第二组自动布线迹线同时构造预设层。
在一个实施例中，构成预设层的迹线可包括可从中运载电信号的任何导电特征。在一个实施例中，预设层可包括仅一组焊盘或过孔。在一个可供选择的实施例中，预设层可包括长度大于其宽度的导电通路。在一个实施例中，预设层还可包括一个或多个接地面或其他复杂特征。预设层的迹线可沉积到或施加到导电材料的一个或多个层中的表面上。
在将管芯单元置于载体上并将管芯单元用模塑料包覆成型后，可计算完成RDL的第二组迹线的迹线几何形状。在一个实施例中，该第二组中的迹线的至少一条可电连接到预设层中第一组迹线的至少一条。在一个实施例中，构造第二组迹线包括完成半导体管芯单元的接合焊盘中的一个或多个与对应的目标焊盘(例如UBM捕获焊盘)之间的电连接。因此，可通过第一组迹线(在预设层中)中的一条以及通过第二组迹线中的一条将管芯单元的给定接合焊盘电连接到其对应的UBM捕获焊盘。
在一个实施例中，RDL可通过一个或多个导电结构(例如附接到接合焊盘的铜柱)电连接到半导体管芯单元的接合焊盘。例如，RDL的自动布线的第二组迹线可直接连接到铜柱或其他导电结构，后者继而电连接到管芯单元的接合焊盘。
在一个实施例中，预设层的迹线连接到接合焊盘(或连接到接合焊盘的导电结构)，而RDL的其余迹线(其为第二组迹线)将预设层迹线的终点连接到目标焊盘。在一个可供选择的实施例中，预设层迹线可连接到目标焊盘，且第二组迹线可将预设层迹线的终点连接到管芯单元接合焊盘。在一个实施例中，WLCSP设计的RDL的各条迹线的起点和终点可以为覆盖在管芯接合焊盘之上的过孔捕获焊盘和位于UBM之下的UBM过孔捕获焊盘。
所述系统于是计算第二组迹线的迹线几何形状，以产生构成如上描述的连接的迹线图案。然后可通过构造预设层的第一组迹线以及根据所计算的迹线几何形状构造第二组自适应自动布线迹线而构造完整的RDL图案。
在一个实施例中，用于进行封装的装置可包括用于将来自溶液的金属离子沉积在晶片上的电镀设备。或者，所述装置可包括能够将导电材料沉积在晶片上的某些其他设备。封装设备还可以包括具有多个计算节点以并行执行迹线几何形状计算的计算机系统。在一个实施例中，可通过并行运行多个GPU来进行迹线几何形状计算。
图4示出了半导体管芯单元400的实施例，以及包含管芯单元400的封装件的轮廓405。该封装件还包括包含所示的浅色迹线(代表第一组预设层迹线)和深色迹线(代表第二组自动布线迹线)的重布层(RDL)，这些迹线包括迹线403和预设层迹线404。
在一个实施例中，RDL的迹线将管芯单元400的接合焊盘与对应的UBM捕获焊盘电连接。例如，管芯单元400的接合焊盘402通过迹线403和预设层迹线404电连接到UBM捕获焊盘401。
在一个实施例中，半导体管芯单元通常可相对于其所设计确实位置在X和Y轴方向偏移最多±100微米，和/或旋转最多±5度。例如，如图所示的半导体管芯单元400从所设计确实位置在X轴方向偏移40微米，在Y轴方向偏移40微米，并偏移1度的角θ。在一个实施例中，可在将管芯单元400置于载体元件并包覆成型之后自动计算深色迹线(例如迹线403)的迹线几何形状。
图5示出了半导体管芯单元500的实施例，以及包含管芯单元500的封装件的轮廓505。该封装件还包括包含所示的浅色迹线和深色迹线的重布层(RDL)，这些迹线包括迹线503和预设层迹线504。
在一个实施例中，RDL的迹线将管芯单元500的接合焊盘与对应的UBM捕获焊盘电连接。例如，管芯单元400的接合焊盘502通过迹线503和预设层迹线504电连接到UBM捕获焊盘501。
与半导体管芯单元400形成对比，如图所示的半导体管芯单元500从所设计确实位置在X轴方向偏移-40微米，在Y轴方向偏移-40微米，并偏移-1度的角θ。在一个实施例中，可在将管芯单元500置于载体元件并包覆成型之后自动计算深色迹线(例如迹线503)的迹线几何形状。
与图4所示的自动布线的迹线相比，图5的自动布线的迹线不同，以适应半导体管芯单元500相对于预设层迹线的终点的不同取向。在一个实施例中，如图4和5所示的该组预设层迹线不论半导体管芯单元的取向如何均相似。在一个实施例中，如图4和5所示的管芯单元可以为同一重组晶片的一部分；因此，即使管芯单元400和500的每一个相对于所设计确实位置具有不同的取向，自动布线过程也能修改迹线几何形状以适应每个管芯单元的特定布局位置。
图6是流程图，示出了用于封装半导体管芯单元(例如管芯单元400或500)的过程的实施例。图7示出了可用于执行封装过程600的封装系统700的实施例。在一个实施例中，执行过程600的封装系统700可为每个晶片生成编码迹线几何形状704的唯一性文件，该迹线几何形状补偿了晶片的取向相对于目标焊盘的任何偏移。该文件既可以编码固定部分(例如预设层)，也可以编码RDL迹线的自适应自动布线部分(如通过计算机703基于检验机701所确定的一个或多个管芯单元的位置和取向702而计算的)。在一个实施例中，可将自适应图案化方法应用于晶片或面板上的多个半导体管芯单元，以使得输出的迹线几何形状文件704描述包括多个独特的自适应设计的完整晶片或面板设计。在一个实施例中，预设层和自适应迹线均可在相同的层上实现。在一个实施例中，可将迹线几何形状文件704上传到无掩模图案化工具705，该工具可使用激光烧蚀、直写曝光、导电写入(conductive writing)或可在不用掩模的情况下形成图案的任何其他方法形成图案。封装过程600始于方框601。
在方框601，可使半导体晶片变薄并切割成分开的半导体管芯单元。在方框603，可将管芯单元按照图案安装在载体元件上。过程600从方框603继续到方框605。
在方框605，基于载体元件图案形成管芯单元的面板。在一个实施例中，可将半导体管芯单元用模塑料包覆成型，从而产生重组晶片。在一个实施例中，包覆成型工艺可以是使用模塑料(例如环氧树脂)的压缩模制工艺。过程600从方框605继续到方框607。
在方框607，扫描仪或其他检验机701可用来测量管芯单元的每一个相对于所设计确实位置和取向的实际位置和取向702。在一个实施例中，除了在布置管芯单元的X-Y平面内管芯单元的位移外，检验机701还可以测量管芯单元的角旋转。过程600从方框607继续到方框609。
在方框609，计算机系统703被用来计算RDL的迹线几何形状704，RDL包括构成预设层的第一组迹线和第二组自动布线的迹线。在一个实施例中，预设层包括RDL的第一组迹线并被设计成减小待自动布线的迹线的长度和差异，从而缩短计算自动布线迹线的迹线几何形状所用的时长。
在一个实施例中，基于管芯单元相对于所设计确实位置的位置和取向(如在方框607所测量的)而生成自动布线的迹线的迹线几何形状。在一个实施例中，自动布线过程可计算用于将预设层迹线的终点电连接到半导体接合焊盘或目标焊盘的迹线几何形状。自动布线过程可包括如方框611和613所示的操作。
在一个实施例中，自动布线过程可足够快地(例如，在不到60秒内)对许多管芯布线，使得晶片布局可被调整为适应管芯位置的偏移。因此，可唯一地确定晶片布局以补偿因放置和成型工艺导致的管芯偏移，从而提高制造成品率。
自动布线过程因此可在将半导体管芯单元置于载体元件上后进行，并且还可以在执行了包覆成型工艺以得到重组晶片后进行，如图1中所示。在一个实施例中，所述预设层可在进行了自动布线后与自动布线的迹线一起构造；或者，可在预设层构造后进行自动布线。
在一个实施例中，可在分布式计算系统中并行地(同时地)对多个封装件进行自动布线，以实现对于实时布线足够的速度。在一个实施例中，可使用基于栅格或基于网格的寻路算法(其可确定起点与终点之间的路径)例如A*或Dijkstra算法等进行迹线布线。在一个实施例中，这种基于网格的寻路算法可计算单个管芯上由管芯的网表限定的起点与终点之间的路径。
在一个实施例中，自动布线过程可包括对来自多个管芯单元的相当或相似的网并行布线，而并行布线过程的每一个都考虑到了管芯位置的偏移。在一个实施例中，布线过程可使用GPU多处理器执行A*搜索算法以允许同时地运行多个布线过程。在网格中的查找(查询)也可由GPU并行处理。
在方框611，可将待自动布线的迹线分成待并行处理的组。在一个实施例中，可将这些未布线的迹线表示为起点和终点位置，例如预设层迹线的终点位置、或者接合焊盘或UBM捕获焊盘的位置。在一个实施例中，可将与同一半导体管芯单元相关的迹线分组在一起。还可以基于其他标准例如相似性对迹线分组。因此，每个组包括第二组迹线(其为待自动布线的RDL的迹线)中的迹线子组。
因此，在一个实施例中，所述过程将待自动布线的管芯分成可分开处理的组，随后布线的结果被合并到一起。这允许所述过程在计算节点的集群上分布式运行。过程600从方框611继续到方框613。
在方框613，可并行计算每组迹线的迹线几何形状。在一个实施例中，可通过使用并行运行的多个GPU的计算机系统703计算迹线几何形状。
在一个实施例中，自适应图案化方法包括通过使用基于栅格的自动布线过程计算第二组迹线的迹线几何形状。在一个实施例中，执行基于栅格的布线过程包括：基于每条预设层迹线的终点和半导体管芯单元的目标焊盘或接合焊盘的位置产生栅格表示。
在一个实施例中，栅格表示可在待布线的整个设计空间上对规则的网格建模，使得每个起点和终点位于网格线之间的交叉点上。使用该栅格表示，布线过程可通过跟随连接起点与终点的网格线中的一条或多条而找到路径。
在一个可供选择的实施例中，过程600适于在作为分布式和GUP加速平台的计算机系统703上使用拓扑布线方法。使用拓扑方法的过程可例如将障碍物(例如起点和终点)连在一起形成三角形，然后通过跨越连续的三角形边来找到障碍物附近的路径。
在一个实施例中，在以并行方式对晶片或面板上的所有迹线组布线后，这些被布线的组被合并成完整的面板设计，使得每个独特的迹线图案与其在面板上的对应的管芯单元对齐。在完成自动布线后，过程600从方框613继续到方框615。
在方框614，执行自动布线的计算机系统703可基于自动布线的结果生成迹线几何形状文件704。在一个实施例中，这种迹线几何形状文件704可以按能被无掩模图案化系统705读取的编码格式编写完整的面板设计。在一个实施例中，迹线几何形状文件704可包括第一组预设层迹线和第二组自动布线迹线的几何形状。在一个实施例中，两组迹线可在迹线几何形状文件704中表示为由相同的导电材料层形成。过程600从方框615继续到方框617。
在方框617，RDL被构造，其包含预设层和自动布线的迹线。在一个实施例中，RDL可用无掩模图案化系统705来构造。在一个实施例中，构造预设层包括：将预设层迹线电连接到半导体管芯单元的多个接合焊盘中的每一个。在一个可供选择的实施例中，构造预设层可包括：构造被电连接到多个目标焊盘(例如UBM过孔捕获焊盘)中的每一个的迹线。在一个实施例中，预设层可包括部分布线的RDL迹线，其只经过从接合焊盘到目标焊盘的路线的一部分，反之亦然。预设层还可以包括复杂特征，例如一个或多个接地面。在一个实施例中，在放置和包覆成型半导体管芯单元之前确定预设层迹线的迹线几何形状。
在方框617，RDL迹线的自动布线部分也被构造，并可根据在方框613计算的迹线几何形状进行构造。在一个实施例中，构造自动布线的迹线可包括：将预设层迹线的至少一条电连接到自动布线的迹线的至少一条。在一个实施例中，构造自动布线的迹线可包括：通过连接在一起的预设层迹线和自动布线的迹线将半导体管芯单元的接合焊盘的至少一个电连接到目标焊盘，例如UBM过孔捕获焊盘。
在一个实施例中，自动布线的迹线和预设层迹线由相同的导电材料层构造。例如，预设层迹线和自动布线的迹线可在迹线几何形状文件704中表示为由单层形成，使得预设层迹线和自动布线的迹线同时形成。在一个可供选择的实施例中，预设层迹线和自动布线的迹线可由不同的导电材料层形成，或可在不同的时间或以不同的顺序构造。
在一个可供选择的实施例中，自动布线的迹线可在构造预设层之前加以构造。例如，可计算RDL的自动布线部分的迹线几何形状，并在构造预设层之前构造自动布线部分，然后构造预设层以将自动布线迹线的终点连接到半导体管芯单元接合焊盘，或连接到目标焊盘，例如UBM过孔捕获焊盘。
在构造第一组预设层迹线和第二组自动布线迹线后，完成的RDL将每个半导体管芯单元的接合焊盘连接到对应的目标焊盘，例如UBM过孔捕获焊盘。
本文描述的本发明的实施例包括多种操作。这些操作可以由硬件组件、软件、固件或其组合执行。如本文所用，术语“连接到”可以指直接地连接或间接地通过一个或多个居间元件连接。通过本文所述的多种总线提供的任何信号可与其他信号一起被时分多路传输并通过一个或多个公用总线提供。另外，电路元件或块之间的相互连接可显示为总线或单个信号线。每个总线或者可为一条或多条单独的信号线，而每条单独的信号线或者可为总线。
某些实施例可以被实现为可包括存储在计算机可读介质上的指令的计算机程序产品。这些指令可用于对通用或专用处理器编程以执行所述操作。计算机可读介质包括用于存储或传输机器(例如，计算机)可读形式(例如，软件、处理应用)的信息的任何机构。计算机可读存储介质可包括但不限于：磁存储介质(例如，软盘)、光学存储介质(例如，CD-ROM)、磁-光存储介质、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程存储器(例如，EPROM和EEPROM)、闪存或适于存储电子指令的另一类介质。
另外，一些实施例可在分布式计算机环境中实施，其中计算机可读介质存储在一个以上的计算机系统中和/或由一个以上的计算机系统执行。另外，在计算机系统之间传输的信息可穿过连接计算机系统的传输介质被拉出或推出。
尽管本文以特定的顺序描述了方法的操作，每种方法的操作顺序可以改变，使得某些操作可按照相反的顺序执行或使得某个操作可至少部分地与其他操作同时执行。在另一个实施例中，不同操作的指令或子操作可以以间歇和/或交替的方式执行。
在上述的说明书中，已经参考其具体示例性的实施例对本发明进行了描述。然而，显然可以对其进行各种修改和改变而不脱离如所附权利要求中给出的本发明更广的精神和范围。因此，本说明书和附图可视为示例性意义而非限制性意义。

Claims (19)

1.一种自适应图案化方法，包括：
将半导体管芯单元置于载体元件上；
构造包含第一组迹线的预设层；
在将所述半导体管芯单元置于所述载体元件上后，计算第二组迹线的迹线几何形状；
将所述第二组迹线分成多个迹线子组；
同时计算每个迹线子组的迹线几何形状；以及
根据计算的迹线几何形状构造所述第二组迹线，其中构造所述第二组迹线包括：
将所述第一组迹线的至少一条电连接到所述第二组迹线的至少一条，以及
通过所述第一组迹线的所述至少一条和所述第二组迹线的所述至少一条将所述半导体管芯单元的至少一个接合焊盘电连接到目标焊盘。
2.根据权利要求1所述的自适应图案化方法，其中构造所述第二组迹线包括将所述第一组迹线的每一条电连接到对应的目标焊盘。
3.根据权利要求1所述的自适应图案化方法，其中所述目标焊盘是多个凸块下金属层(UBM)捕获焊盘中的一个。
4.根据权利要求1所述的自适应图案化方法，其中所述第一组迹线的每一条电连接到与多个半导体管芯单元相联的多个接合焊盘中的一个。
5.根据权利要求1所述的自适应图案化方法，其中所述第二组迹线的每一条通过一个或多个导电结构电连接到半导体管芯单元的多个接合焊盘中对应的一个。
6.根据权利要求1所述的自适应图案化方法，其中使用并行运行的多个图形处理单元(GPU)计算所述迹线子组的所述迹线几何形状。
7.根据权利要求1所述的自适应图案化方法，其中计算所述第二组迹线的所述迹线几何形状包括执行基于栅格的布线过程。
8.根据权利要求7所述的自适应图案化方法，其中执行所述基于栅格的布线过程包括基于所述第一组迹线的每一条的终点并基于多个目标焊盘的每一个的位置产生栅格表示。
9.根据权利要求1所述的自适应图案化方法，其中所述第二组迹线在构造所述第一组迹线之前构造。
10.根据权利要求1所述的自适应图案化方法，其中所述第一组迹线和所述第二组迹线由单层导电材料形成。
11.一种计算机执行的自适应图案化方法，包括：
将多个半导体管芯单元置于载体上；
用计算机设计重布层的第一部分，其中所述重布层被配置成将所述多个半导体管芯单元的多个接合焊盘的每一个电连接到多个目标焊盘中对应的一个；
在将所述多个半导体管芯单元置于所述载体上后，用计算机计算所述重布层的第二部分的迹线几何形状；以及
根据所述重布层的所述第一部分的所述设计构造所述重布层的所述第一部分，并根据所述计算的迹线几何形状构造所述重布层的所述第二部分。
12.根据权利要求11所述的计算机执行的自适应图案化方法，其中构造所述重布层的所述第一部分还包括构造各自电连接到所述多个接合焊盘的至少一个的第一多条迹线，并且其中构造所述重布层的所述第二部分还包括构造第二多条迹线，所述第二多条迹线被配置成将所述第一多条迹线电连接到所述多个目标焊盘。
13.根据权利要求11所述的计算机执行的自适应图案化方法，其中所述多个目标焊盘包括多个凸块下金属层(UBM)捕获焊盘。
14.根据权利要求11所述的计算机执行的自适应图案化方法，还包括：
将所述重布层的所述第二部分分成多个迹线子组；以及
同时计算每个迹线子组的迹线几何形状。
15.根据权利要求14所述的自适应图案化方法，其中使用并行运行的多个图形处理单元(GPU)计算所述重布层的所述第二部分的所述迹线几何形状。
16.根据权利要求11所述的计算机执行的自适应图案化方法，其中计算所述重布层的所述第二部分的所述迹线几何形状包括执行基于栅格的布线过程，其中执行所述基于栅格的布线过程包括基于所述多个目标焊盘的每一个的位置并基于所述重布层的所述第一部分的迹线终点产生栅格表示。
17.一种用于自适应图案化的系统，包括：
处理器；以及
与所述处理器联接的存储器，其中所述存储器存储指令，所述指令在由所述处理器执行时导致所述处理器执行包括以下步骤的方法：
构造重布层的第一部分；
基于相对于一个或多个确实位置的多个半导体管芯单元的位置，计算所述重布层的其余部分的迹线几何形状；以及
通过构造所述重布层的所述其余部分而完成所述重布层，其中所述完成的重布层被配置成将所述多个半导体管芯单元的多个接合焊盘电连接到对应的目标焊盘。
18.根据权利要求17所述的系统，其中计算所述重布层的所述其余部分的迹线几何形状在不到60秒内完成。
19.根据权利要求17所述的系统，其中所述方法还包括：
将所述重布层的所述其余部分分成迹线组；以及
并行计算所述迹线组的迹线几何形状。
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