CN104392912A - 一种在半导体器件中形成n型埋层的方法 - Google Patents
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Abstract
本发明涉及半导体材料及器件、集成电路等微电子与固体电子学领域的技术和工艺，主要是一种在半导体器件中形成n型埋层的方法，其特征步骤在于：a.半导体器件结构包括第一导电类型半导体衬底，第一导电类型半导体衬底包含正面和背面，所述正面包括半导体器件的第一半导体结构；b.对a步骤中所述第一导电类型半导体衬底的背面进行高能离子注入，注入深度为d；c.完成b步骤之后，对经过高能离子注入的半导体器件进行激活，在半导体器件内形成厚度为h的n型埋层；d.在第一导电类型半导体衬底的背面形成半导体器件的第二半导体结构，形成完整的半导体器件结构。本发明提出了一种在半导体器件中形成n型埋层的方法，采用高能离子注入的方式，工艺简单，实用性和可控性强。
Description
技术领域
本发明涉及半导体材料及器件、集成电路等微电子与固体电子学领域的技术和工艺，主要是一种在半导体器件中形成n型埋层的方法。
背景技术
在半导体材料及微电子器件中，一般的p型或n型掺杂层位于材料或器件的表面；而埋层（buried layer）是一种较为特殊的掺杂区域，是隐埋在半导体材料或器件体内的n型或p型掺杂层，因此也被称之为隐埋层、膜下扩散层。
半导体埋层通常为高掺杂低电阻区，并且由于它特殊的位置结构，在半导体分立器件、单片机以及集成电路中能够发挥重要的功能作用。例如，双极型集成电路中晶体管的集电极，必须从底层向上引出连接点，因而增加了集电极的串联电阻。为解决这一问题，制作晶体管时在集电极下方先掺杂并扩散形成一层埋层，为集电极提供电流低阻通道，能够减小集电极的串联电阻，提升电路性能。而在功率半导体器件中，埋层能够有效阻截器件内部电场，避免器件的穿通击穿，同时减小器件的厚度，降低导通损耗。
目前，在半导体器件中形成n型埋层的方法主要有两种：第一种是外延层覆盖，即在半导体衬底（substrate）或晶片（wafer）上，首先在设定的某一表面位置掺杂并扩散一层施主杂质形成n型区域，而后在其上方外延生长一层半导体材料，外延层就将n型区域覆盖起来，隐埋在表面以下，于是就在器件结构的体内形成了n型埋层。第二种方法是高温（500℃~1500℃）扩散，不需要外延层覆盖，直接在半导体衬底或晶片表面注入施主元素离子，然后利用高温退火的方法，将杂质从表面推进到一定深度，从而在表面以下的区域形成n型埋层。这两种方法都是形成n型埋层的传统工艺，但也都有各自的缺点。外延层覆盖的方法能够较为准备地把握n型埋层的位置，但是它实际上一种间接方法，即先在表面形成n型区域，再生长外延层覆盖得到埋层，工艺相对繁琐，并且涉及到外延材料与衬底材料的晶格匹配以及与埋层区域的界面问题，这些都将对埋层的功能以及器件的性能产生不确定的影响。施主元素注入之后的高温退火虽然能够在距离表面一定深度的区域扩散形成n型埋层，但由于退火的温度一般要求较高（500℃~1500℃），因此可能会对器件的其他结构产生不利影响。
发明内容
为解决外延层覆盖和高温退火等方法中产生附加工艺和衍生问题，本发明提出一种工艺简单，可控性强的在半导体器件中形成n型埋层的方法。
本发明的具体方案如下：
一种在半导体器件中形成n型埋层的方法，其特征步骤在于：
a.半导体器件结构包括第一导电类型半导体衬底，第一导电类型半导体衬底包含正面和背面，所述正面包括半导体器件的第一半导体结构；
所述a步骤中的半导体衬底为IV族的单质或化合物半导体、III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料。
所述a步骤中的第一半导体结构为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
b.对a步骤中所述第一导电类型半导体衬底的背面进行高能离子注入，注入深度为d；所述高能离子注入能量为200KeV~10MeV；所述高能离子注入的离子为氢离子、氦离子；所述深度d为10nm~50μm。
c.完成b步骤之后，对经过高能离子注入的半导体器件进行激活，在半导体器件内形成厚度为h的n型埋层；所述厚度h为100nm~50μm；
所述c步骤中所述激活的方式为真空加热退火激活，第一导电类型半导体衬底温度为100℃~1000℃。
所述c步骤中所述激活的方式为单一气体或多种气体混合氛围加热退火激活，第一导电类型半导体衬底温度为100℃~1000℃。
所述c步骤中所述激活的方式为真空、单一气体或多种气体混合氛围激光退火激活，第一导电类型半导体衬底温度为100℃~1000℃。
所述c步骤中所述激活的方式为 单一气体或多种气体等离子体退火激活第一导电类型半导体衬底温度为100℃~1000℃。
d.在第一导电类型半导体衬底的背面形成半导体器件的第二半导体结构，形成完整的半导体器件结构。
所述d步骤中所述第二半导体结构为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
本发明的优点在于：
1、本发明提出了一种在半导体器件中形成n型埋层的方法，采用高能离子注入的方式，工艺简单，实用性和可控性强，直接在半导体器件内形成n型埋层，通过高能注入形成距离器件表面一定深度的埋层，通过注入离子的激活实现n型掺杂区域，不需要外延层覆盖和高温退火扩散等附加工艺，不用考虑多重工艺之间的衔接和次序，方法简单，实用性和操作性强。
2、利用高能离子注入的方式，直接将离子注入到距离器件表面一定深度的位置，不需要外延层覆盖和高温退火扩散，避免了外延层和n型埋层界面之间以及外延层和半导体衬底之间可能产生的晶格匹配问题，也避免了高温退火对器件其他结构的不利影响，对器件整体性能的影响更小，可靠性更高。
3、利用高能注入的方式将氢离子或氦离子直接注入到深层的位置，相比先注入施主元素离子到器件表面再高温扩散至深层的方法，n型埋层区域的载流子均匀性更高，更有利于实现n型埋层在半导体器件或集成电路中的功能。
4、专利号为CN92109138.9的发明是特指在GaAs衬底中形成埋层，而本发明中半导体器件衬底包括Si、Ge等IV族的单质或化合物半导体、GaAs等III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料，且专利号为CN92109138.9发明特指注入离子为Si+和O+，而本发明中注入离子为氢离子、氦离子，注入元素完全不同；专利号为 CN200610029994.5的发明是以高能离子注入磷作为N型埋层，并且在注入之后需要高温退火才能实现，而本发明以高能注入氢离子、氦离子形成N型埋层，无需高温退火，这也正是上文所述本发明的在工艺上的优势之一。
附图说明
图1-4为本发明内容的主要工艺步骤示意图，图1-4分别对应发明内容中的步骤a-d。
图5是形成n型埋层的载流子浓度分布和结构示意图。
在图5中，从半导体器件衬底（substrate）的背面（second side）高能注入氢离子或氦离子后进行激活（即完成说明书中步骤特征的b~c），形成N型埋层（n buried layer）后结构如图5上图所示，d为N型埋层距离注入测表面的距离（注入深度），h为N型埋层的厚度，图5下图对应了相同位置的载流子浓度分布， 纵坐标为载流子浓度，横坐标为深度，显示了N型埋层的载流子浓度分布为非高斯分布。
附图中110：第一导电类型半导体衬底，120：正面，130：背面，140：n型埋层，220：第一半导体结构，330：第二半导体结构。
具体实施方式
实施例1
一种在半导体器件中形成n型埋层140的方法，其特征步骤在于：
a.半导体器件结构包括第一导电类型半导体衬底110，第一导电类型半导体衬底110包含正面120和背面130，所述正面120包括半导体器件的第一半导体结构220。
b.对a步骤中所述第一导电类型半导体衬底110的背面130进行高能离子注入，注入深度为d；所述高能离子注入能量为200KeV~10MeV；所述高能离子注入的离子为氢离子、氦离子；所述深度d为10nm~50μm；
c.完成b步骤之后，对经过高能离子注入的半导体器件进行激活，在半导体器件内形成厚度为h的n型埋层140；所述厚度h为100nm~50μm；
d.在第一导电类型半导体衬底110的背面130形成半导体器件的第二半导体结构330，形成完整的半导体器件结构。
本发明提出了一种在半导体器件中形成n型埋层140的方法，采用高能离子注入的方式，工艺简单，实用性和可控性强，直接在半导体器件内形成n型埋层140，通过高能注入形成距离器件表面一定深度的埋层，通过注入离子的激活实现n型掺杂区域，不需要外延层覆盖和高温退火扩散等附加工艺，不用考虑多重工艺之间的衔接和次序，方法简单，实用性和操作性强。
实施例2
一种在半导体器件中形成n型埋层140的方法，其特征步骤在于：
a.半导体器件结构包括第一导电类型半导体衬底110，第一导电类型半导体衬底110包含正面120和背面130，所述正面120包括半导体器件的第一半导体结构220；
a步骤中的半导体衬底为IV族的单质或化合物半导体、III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料。所述IV族的单质或化合物半导体、III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料均可用本发明的方法形成n型埋层。
a步骤中的第一半导体结构220为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
b.对a步骤中所述第一导电类型半导体衬底110的背面130进行高能离子注入，注入深度为d；所述高能离子注入能量为200KeV~10MeV；所述高能离子注入的离子为氢离子、氦离子；所述深度d为10nm~50μm。
c.完成b步骤之后，对经过高能离子注入的半导体器件进行激活，在半导体器件内形成厚度为h的n型埋层140；所述厚度h为100nm~50μm；
c步骤中所述激活的方式为真空加热退火激活，第一导电类型半导体衬底110温度为100℃~1000℃。
或者c步骤中所述激活的方式为单一气体或多种气体混合氛围加热退火激活，第一导电类型半导体衬底110温度为100℃~1000℃。
或者c步骤中所述激活的方式为真空、单一气体或多种气体混合氛围激光退火激活，第一导电类型半导体衬底110温度为100℃~1000℃。
或者c步骤中所述激活的方式为 单一气体或多种气体等离子体退火激活第一导电类型半导体衬底110温度为100℃~1000℃。
d.在第一导电类型半导体衬底110的背面130形成半导体器件的第二半导体结构330，形成完整的半导体器件结构。
d步骤中所述第二半导体结构330为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
实施例3
一种在半导体器件中形成n型埋层140的方法，其特征步骤在于：
a.半导体器件结构包括第一导电类型半导体衬底110，第一导电类型半导体衬底110包含正面120和背面130，所述正面120包括半导体器件的第一半导体结构220；
a步骤中的半导体衬底为IV族的单质或化合物半导体、III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料。所述IV族的单质或化合物半导体、III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料均可用本发明的方法形成n型埋层。
a步骤中的第一半导体结构220为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
b.对a步骤中所述第一导电类型半导体衬底110的背面130进行高能离子注入，注入深度为d；所述高能离子注入能量为10MeV；所述高能离子注入的离子为氢离子、氦离子；所述深度d为10nm。
c.完成b步骤之后，对经过高能离子注入的半导体器件进行激活，在半导体器件内形成厚度为h的n型埋层140；所述厚度h为50μm；
c步骤中所述激活的方式为真空加热退火激活，第一导电类型半导体衬底110温度为100℃。
d.在第一导电类型半导体衬底110的背面130形成半导体器件的第二半导体结构330，形成完整的半导体器件结构。
d步骤中所述第二半导体结构330为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
实施例4
一种在半导体器件中形成n型埋层140的方法，其特征步骤在于：
a.半导体器件结构包括第一导电类型半导体衬底110，第一导电类型半导体衬底110包含正面120和背面130，所述正面120包括半导体器件的第一半导体结构220；
a步骤中的半导体衬底为IV族的单质或化合物半导体、III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料。所述IV族的单质或化合物半导体、III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料均可用本发明的方法形成n型埋层。
a步骤中的第一半导体结构220为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
b.对a步骤中所述第一导电类型半导体衬底110的背面130进行高能离子注入，注入深度为d；所述高能离子注入能量为200KeV；所述高能离子注入的离子为氢离子、氦离子；所述深度d为50μm。
c.完成b步骤之后，对经过高能离子注入的半导体器件进行激活，在半导体器件内形成厚度为h的n型埋层140；所述厚度h为100nm；
c步骤中所述激活的方式为单一气体或多种气体混合氛围加热退火激活，第一导电类型半导体衬底110温度为100℃。
d.在第一导电类型半导体衬底110的背面130形成半导体器件的第二半导体结构330，形成完整的半导体器件结构。
d步骤中所述第二半导体结构330为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
实施例5
一种在半导体器件中形成n型埋层140的方法，其特征步骤在于：
a.半导体器件结构包括第一导电类型半导体衬底110，第一导电类型半导体衬底110包含正面120和背面130，所述正面120包括半导体器件的第一半导体结构220；
a步骤中的半导体衬底为IV族的单质或化合物半导体、III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料。所述IV族的单质或化合物半导体、III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料均可用本发明的方法形成n型埋层。
a步骤中的第一半导体结构220为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
b.对a步骤中所述第一导电类型半导体衬底110的背面130进行高能离子注入，注入深度为d；所述高能离子注入能量为100MeV；所述高能离子注入的离子为氢离子、氦离子；所述深度d为30μm。
c.完成b步骤之后，对经过高能离子注入的半导体器件进行激活，在半导体器件内形成厚度为h的n型埋层140；所述厚度h为75μm；
c步骤中所述激活的方式为真空、单一气体或多种气体混合氛围激光退火激活，第一导电类型半导体衬底110温度为700℃。
d.在第一导电类型半导体衬底110的背面130形成半导体器件的第二半导体结构330，形成完整的半导体器件结构。
d步骤中所述第二半导体结构330为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
实施例6
一种在半导体器件中形成n型埋层140的方法，其特征步骤在于：
a.半导体器件结构包括第一导电类型半导体衬底110，第一导电类型半导体衬底110包含正面120和背面130，所述正面120包括半导体器件的第一半导体结构220；
a步骤中的半导体衬底为IV族的单质或化合物半导体、III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料。
a步骤中的第一半导体结构220为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
b.对a步骤中所述第一导电类型半导体衬底110的背面130进行高能离子注入，注入深度为d；所述高能离子注入能量为100MeV；所述高能离子注入的离子为氢离子、氦离子；所述深度d为30μm。
c.完成b步骤之后，对经过高能离子注入的半导体器件进行激活，在半导体器件内形成厚度为h的n型埋层140；所述厚度h为75μm；
所述c步骤中所述激活的方式为 单一气体或多种气体等离子体退火激活第一导电类型半导体衬底110温度为800℃。
d.在第一导电类型半导体衬底110的背面130形成半导体器件的第二半导体结构330，形成完整的半导体器件结构。
d步骤中所述第二半导体结构330为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
Claims (8)
1.一种在半导体器件中形成n型埋层（140）的方法，其特征步骤在于：
a.半导体器件结构包括第一导电类型半导体衬底（110），第一导电类型半导体衬底（110）包含正面（120）和背面（130），所述正面（120）包括半导体器件的第一半导体结构（220）；
b.对a步骤中所述第一导电类型半导体衬底（110）的背面（130）进行高能离子注入，注入深度为d；所述高能离子注入能量为200KeV~10MeV；所述高能离子注入的离子为氢离子、氦离子；所述深度d为10nm~50μm；
c.完成b步骤之后，对经过高能离子注入的半导体器件进行激活，在半导体器件内形成厚度为h的n型埋层（140）；所述厚度h为100nm~50μm；
d.在第一导电类型半导体衬底（110）的背面（130）形成半导体器件的第二半导体结构（330），形成完整的半导体器件结构。
2.根据权利要求1所述的一种在半导体器件中形成n型埋层（140）的方法，其特征在于：所述a步骤中的半导体衬底为IV族的单质或化合物半导体、III-V族的二元或者多元化合物半导体、II-VI族的二元或者多元化合物半导体以及氧化物半导体材料。
3.根据权利要求1所述的一种在半导体器件中形成n型埋层（140）的方法，其特征在于：所述a步骤中的第一半导体结构（220）为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
4.根据权利要求1所述的一种在半导体器件中形成n型埋层（140）的方法，其特征在于：所述c步骤中所述激活的方式为真空加热退火激活，第一导电类型半导体衬底（110）温度为100℃~1000℃。
5.根据权利要求1所述的一种在半导体器件中形成n型埋层（140）的方法，其特征在于：所述c步骤中所述激活的方式为单一气体或多种气体混合氛围加热退火激活，第一导电类型半导体衬底（110）温度为100℃~1000℃。
6.根据权利要求1所述的一种在半导体器件中形成n型埋层（140）的方法，其特征在于：所述c步骤中所述激活的方式为真空、单一气体或多种气体混合氛围激光退火激活，第一导电类型半导体衬底（110）温度为100℃~1000℃。
7.根据权利要求1所述的一种在半导体器件中形成n型埋层（140）的方法，其特征在于：所述c步骤中所述激活的方式为 单一气体或多种气体等离子体退火激活第一导电类型半导体衬底（110）温度为100℃~1000℃。
8.根据权利要求1所述的一种在半导体器件中形成n型埋层（140）的方法，其特征在于：所述d步骤中所述第二半导体结构（330）为一个或多个p-n结、一个或多个金属-半导体结构、一个或多个异质结构、一个或多个金属-氧化物-半导体结构以及这四种结构的任意组合结构。
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|---|---|
| CN (1) | CN104392912B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111211054A (zh) * | 2018-11-22 | 2020-05-29 | 英飞凌科技股份有限公司 | 用于制造半导体器件的方法 |
| CN113437021A (zh) * | 2021-07-28 | 2021-09-24 | 广东省科学院半导体研究所 | 薄膜材料的新型异质结的制备方法及其制得的薄膜 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101494223A (zh) * | 2008-01-23 | 2009-07-29 | 富士电机电子技术株式会社 | 半导体器件及其制造方法 |
| CN103325679A (zh) * | 2012-03-23 | 2013-09-25 | 立新半导体有限公司 | 一种半导体功率器件背面的制备方法 |
| WO2013141141A1 (ja) * | 2012-03-19 | 2013-09-26 | 富士電機株式会社 | 半導体装置の製造方法 |
-
2014
- 2014-11-05 CN CN201410614795.5A patent/CN104392912B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101494223A (zh) * | 2008-01-23 | 2009-07-29 | 富士电机电子技术株式会社 | 半导体器件及其制造方法 |
| WO2013141141A1 (ja) * | 2012-03-19 | 2013-09-26 | 富士電機株式会社 | 半導体装置の製造方法 |
| CN103325679A (zh) * | 2012-03-23 | 2013-09-25 | 立新半导体有限公司 | 一种半导体功率器件背面的制备方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111211054A (zh) * | 2018-11-22 | 2020-05-29 | 英飞凌科技股份有限公司 | 用于制造半导体器件的方法 |
| CN113437021A (zh) * | 2021-07-28 | 2021-09-24 | 广东省科学院半导体研究所 | 薄膜材料的新型异质结的制备方法及其制得的薄膜 |
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