CN104335088A - 带有源结构和无源结构的光子电路的制造工艺 - Google Patents
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Abstract
一种光子电路(400)制造工艺，包括：在第一晶片(101)上制造包含下包覆氧化层(102)和高折射率波导层(103)的第一层堆栈；确定所述高折射率波导层(103')的模型，以生成无源光子结构；平整所述第一层堆栈，所述第一层堆栈上厚度小于300纳米的平整氧化层(104)位于所述高折射率波导层(103)的上方；平整氧化层之前和/或之后，给所述模型化的高折射率波导层(103')退火；在第二晶片(201)上制造包含可分离的单晶硅波导层(203)的第二层堆栈；转移并键合所述第一层堆栈和所述第二层堆栈；在所述单晶硅波导层(203')内制造有源光子器件；及实现所述单晶硅波导层(203')和所述高折射率波导层(103")之间的渐逝波耦合。
Description
技术领域
本发明涉及用于电信、数据通信、传感器及生物医学应用等领域的光子集成电路(photonic integrated circuit，PIC)，所述PIC一般需集成光学调制器和探测器等有源光子器件以及分光器、波导和光栅等高质量的无源光子器件。本发明尤其涉及一种实现高性能的有源和无源光子器件集成的工艺与平台。
背景技术
硅(Si)基光子技术能利用规模经济更大程度地降低光子集成电路成本，所述规模经济采用高成本效益的技术和CMOS铸造厂现成的设备。此外，硅的高折射率对比度能更有效地限制光并实现更高的弯曲度，从而大大缩小光子集成电路的体积。大部分的光学功能(除光源外)都可通过硅实现。特别地，集成锗探测器和硅调制器的性能是非常鼓舞人心的。因此，提高集成度和制造复杂PIC是有可能实现的。
硅基光子的当前问题是，硅无源器件(例如阵列波导光栅(arrayedwaveguide grating，AWG)或分光器)的性能欠佳，这限制了集成有源和无源功能的复杂PIC技术的可用性。
一篇名为《采用晶片键合制成的传输损耗小于0.1dB/m的平面波导》的文章提出了一种高质量氮化硅(silicon nitride，SiN)平台的解决方案，这篇文章于2011年11月21日发表于《光学快讯》第19卷第24期，其作者为J.F.Bauters等人。
尽管许多平台提出使用高质量氮化硅(SiN)波导(如Bauters等人提出的波导)，但由于未解决如何在仅由氮化硅构成的平台上制造有源光子器件，如探测器和调制器，所述平台的应用仍十分受限。
另外，一些文章提出了一种仅使用硅波导的PIC。
然而，如前文所述，仅由硅构成的平台上的无源器件(如AWG或分光器)性能低下。
另一方面，一些文章推荐了多个将有源器件的波导和无源器件的氮化硅波导结合起来的解决方案。以下几段简要讨论了其中一些解决方案。
由C.R.Doerr等人撰写、于2011年9月1日发表于《IEEE光子技术快报》第23卷第17期第1201-1203页、名为《8信道SiO2/Si3N4/Si/Ge CWDM接收机》的文章提出，制作完有源硅光子器件后，通过等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)制备氮化硅层。
在Doerr等人提出的平台中，在制作完硅光子有源器件后制备氮化硅层这一做法严重限制了热预算。这就是为什么氮化硅层的制备选用PECVD技术。但是，基于PECVD的氮化硅存在一些问题。首先，其氢含量相对较高，这增加了光损耗，尤其是电信波长范围内的大约1530纳米处的光损耗。同时，其厚度均匀性和折射率均匀性远差于基于低压化学气相沉积(low-pressurechemical vapor deposition，LPCVD)的氮化硅。然而，LPCVD通常要求温度在780℃以上，这个温度会损坏硅光子有源器件。
由T.Tsuchizawa等人撰写、于2011年5/6月发表于《IEEE量子电子学选题期刊》第17卷第3期、名为《电信应用中的基于硅、锗和二氧化硅的光子器件的单片集成》的文章描述了在制作完硅光子有源器件后在低温下制备富硅氧化层。
T.Tsuchizawa等人提出的工艺和平台使用了一种低温电子回旋共振化学气相沉积(electron-cyclotron resonance chemical vapor deposition，ECR-CVD)技术。报告中指出富硅氧化层的传播损耗高于1.5dB/cm，但未提及富硅氧化层的均匀性。
由A.Biberman等人撰写、发表于于2010年9月19日至23日举行的美国光纤通讯展览会及研讨会(OFC/NFOEC)、名为《高性能数据中心网络中使用3D集成沉积硅材料的与CMOS兼容的可扩展的光子开关结构》的文章提出使用高质量氮化硅层和非晶硅层来测量开关性能。
虽然Biberman等人推荐使用高质量低损耗的氮化硅层，但是所推荐的硅层不是单晶硅层，而是通过LPCVD技术被沉积成非晶硅层或多晶硅层。因此，这种硅层不能用于制作集成锗探测器这一PIC重要器件。
来自法国国家科学研究中心的、国际专利申请号为WO 00/65393、名称为《含有共振光子组件的光子集成电路和其制作方法》的文章阐述了如图6和相应的段落所示的实施例，其中，第一晶片接收SiO2下包覆层(8)和Si波导层(16)。通过晶片键合，转换成Si3N4层(20)。层16和层20通过渐逝波耦合垂直耦合。虽然专利WO 00/65393的目标看起来也是要分别制造有源器件和无源器件，在所述硅波导层(16)制造无源结构，在所述氮化硅层制造有源结构(激光)，但是如上文所述，这种硅基无源结构的性能欠佳。
专利申请号为US 2009/0016399、名称为《混合硅渐逝波光电探测器》的美国专利申请公开了一种如图8和相应的段落([0055]–[0059])所示的光电探测器，所述光电探测器可通过将III-V结构的第二晶片键合至绝缘衬底上的硅(silicon-on-insulator，SOI)结构的第一晶片上获得。所述SOI晶片含有无源波导。
US 2009/0016399不适用于制造集成有源结构和无源结构的高质量光子器件，其原因有几点。第一，US 2009/0016399建议在第一层上的硅波导层内制造无源结构。用于集成有源功能和无源功能的光子电路的此类硅基无源结构性能欠佳。另外，可获得的所述III-V晶片比硅晶片小得多。因此，将III-V晶片键合到硅晶片上会导致严重的浪费。一旦键合，所述III-V晶片和SOI晶片再也不能使用与CMOS晶片制备相兼容的工序进行处理。因此，CMOS铸造厂不能提供US 2009/0016399中的键合之后所需要的处理技术，这个处理工序因而变得更加复杂和昂贵。
本发明的目的是公开一种集成有源光子器件和无源光子器件的光子电路的制造工艺，克服了现有解决方案的上述缺点。更具体地说，本发明的目的是公开一种工艺，实现在无损坏有源光子器件风险的前提下，在使用CMOS铸造厂现有技术制造的平台上集成高质量无源光子器件和有源光子器件。
发明内容
根据本发明，上述目的通过根据权利要求1所述的光子电路的制造工艺来实现，所述工艺包括：
在第一晶片上制造第一层堆栈，所述第一层堆栈包含下包覆氧化层和高折射率波导层，即折射率大于1.8的波导层；
确定所述高折射率波导层的模型，以生成含有无源光子结构的模型化高折射率波导层；
平整所述第一晶片上的第一层堆栈，所述第一晶片上厚度小于300纳米的平整的氧化层在所述高折射率波导层的上方；
平整氧化层之前和/或之后，给所述模型化的高折射率波导层退火，以生成退火的模型化的高折射率波导层(103")和平整的氧化层(104)；
在第二晶片上制造第二层堆栈，所述第二层堆栈包含可分离的单晶硅波导层；
将包含第二层堆栈的所述第二晶片转移到包含第一层堆栈的所述第一晶片上，并键合所述第一层堆栈和第二层堆栈；
移除所述第二晶片的底层；
在所述单晶硅波导层内制造有源光子器件以生成带有有源光子器件的单晶硅波导层；及
实现所述带有有源光子器件的单晶硅波导层和所述退火的模型化的高折射率波导层的渐逝波耦合。
因此，本发明的焦点是运用键合技术将属于第二晶片的可分离的单晶硅波导层转移到包含模型化的平整高折射率波导层的第一晶片上。所述可分离的单晶硅波导层支持制备有源光子器件，例如检测器和调制器。所述高折射率波导层支持制备高性能无源结构，例如AWG和分光器。所述高折射率波导层和所述可分离的单晶硅波导层之间的氧化厚度必须小于300nm，最好是小于200nm，以便进行所述两个光导媒介之间的光的渐逝波耦合。所述单晶硅波导层可通过多种方式实现分离。一种可能是在所述第二晶片的单晶硅层和硅底层之间采用一个二氧化硅层。另一种方式是，在所述第二晶片的硅底层实施高能量植入，在预先确定的深度处创建破损层。这样，位于破损区域之上的所述单晶硅波导层就可轻易地从所述第二晶片上分离，并转移至另一晶片。
本发明所述的工艺提供了高质量波导、高性能无源光子结构和先进的有源光子器件，例如集成波导探测器和高速调制器。本发明能实现在无热预算限制的情况下制备所述高折射率波导层、覆盖氧化物并使其平整。能在任何温度敏感器件制备完成之前结束无源结构需要的高温退火。然后，通过晶片键合技术转移可分离的单晶硅层。键合并移除第二晶片的底层之后，用传统方法在所述单晶硅层内制造有源光子器件，因为带有模型化无源结构的高折射率波导埋层能承受任何通常与有源器件制造相关的温度或处理。最后，完成所述光子集成电路所需的所有后续处理，例如互连等。
可注意到，美国专利US 7,807,482公开了如图4和第9栏第5-17页的相应部分所示的实施例，其中，非晶硅层(21)通过晶片键合转移到氮化硅层(28)上。虽然从所述硅层到所述氮化硅层的转移和根据本发明工艺的从高折射率波导层，可能是氮化硅层，到单晶硅层的转移有些类似，US 7,807,482解决的问题是表面拓扑，而不是在PIC中集成高性能有源结构和无源结构。在US 7,807,482中，层21和层28没有进行光耦合，并且硅层21是非晶硅层，这和本发明有很大不同。
在根据本发明权利要求2所述的制造光子电路的工艺的优选实施例中，所述高折射率波导层的折射率为1.8到2.5。
实际上，折射率为3.4的硅或其它折射率高于2.5的材料都不能作为高折射率波导层的材料，因为用这种材料制成的无源结构性能欠佳。
在根据本发明所述的制造光子电路的工艺的又一优选实施例中，所述高折射率波导层由氮化硅或氧氮化硅或碳化硅或五氧化二钽或二氧化碲制成。
实际上，虽然所述优选实施例使用SiN作为所述高折射率波导层材料，本发明的应用不限于使用某一种特定的高折射率波导层材料，只要是折射率高于1.8且低于2.5的材料都可以。其它材料，例如氧氮化硅、碳化硅、五氧化二钽(Ta2O5)或二氧化碲(TeO2)也可用作高折射率波导层材料。由于本领域的技术人员已经知悉，此处不再赘述上述高折射率波导层材料。
在根据本发明权利要求4所述的制造光子电路的工艺的再一优选实施例中，所述高折射率波导层是通过低压化学气相沉积(LPCVD)制成的氮化硅层。
实际上，在本发明一个优选实施例中，所述高质量波导层是化学计量氮化硅层。在这个实施例中，SiN通过LPCVD进行沉积随后退火以排氢、减少大约1520nm处的光损耗并降低层内压力。低压化学气相沉积(LPCVD)是一种高温处理，(用于沉积氮化硅时)处理温度高于750℃。为了实现良好的折射率控制化学计量，选择了氮化硅。然而，所述沉积膜压力很高，通常高于1吉帕斯卡(GPa)，这使得沉积厚度高于300纳米的膜具有很大的难度。一种方法是使所述氮化硅膜“富含硅”以降低压力，但通常其折射率的控制变得很差。另一种方法是，平整所述波导层以制造平整的无源结构。在确定化学计量氮化硅层的模型并使其平整之前和/或之后，采用高温退火进一步降低所述化学计量氮化硅层的压力。退火温度高于1000℃。最好是在温度在1150℃到1200℃之间时退火以排氢，并减少所述氮化硅层的压力。这样，可采用LPCVD工艺沉积厚度超过200纳米的高质量无裂缝的均匀层。
可注意到，氮化硅层有不同沉积方式，例如执行多个沉积步骤，其中一个步骤为减压，例如退火。
在根据本发明权利要求5所述的制造光子电路的工艺的一个优选实施例中，所述第二晶片由IV族材料制成。
实际上，如果使用IV族材料，例如硅或锗，所述第二晶片能采用与CMOS工艺兼容的技术来制造。这种技术在CMOS铸造厂中使用，因此，根据本发明的原则，可降低快速批量生产光子电路的复杂度。所述第二晶片使用IV族材料的另一优势是，可获得相同大小的大尺寸的第一晶片和第二晶片。如前文所述，和US 2009/0016399等相比，这种方法可大大减少浪费，因为根据US 2009/0016399，键合在集成无源波导层的第一晶片上的第二晶片的III-V结构小于硅晶片。
根据本发明权利要求6所述的又一方面，所述单晶硅波导层采用SOITECSMARTCUT技术制造，或者说，所述单晶硅波导层在第二晶片内的植入的破损层的上面制造。
实际上，所述单晶硅波导层和所述硅底层之间有一个二氧化硅层，这个单晶硅波导层可采用SOITEC SMARTCUT技术制造。或者，部分SOITECSMARTCUT技术可用来制备上面有一个可分离的单晶硅波导层的硅晶片，所述硅晶片和所述单晶硅波导层之间没有二氧化硅。在后一个方法中，通过所述硅晶片内的高能量植入在预先确定的深度处制造一个破损区域，这样，所述单晶硅波导层可从所述硅晶片上分离。在优选实施例中，为了便于键合，在键合之前，在所述单晶硅波导层上沉积或生成一个薄二氧化硅层。
根据本发明权利要求7所述的优选实施例，所述第一晶片上的第一层堆栈使用一个厚度小于200纳米、位于所述高折射率波导层上的平整氧化层来使其平整。
所述高折射率波导层和所述单晶硅波导层之间的氧化物总厚度最好小于200纳米，以优化所述两个引导媒介之间的光的渐逝波耦合。
可选地，根据本发明权利要求8所述工艺，所述下包覆层可通过由折射率低于1.5的材料制成的、厚度为至少1.5微米的二氧化硅层的热生长或沉积来制备。
因此，由折射率低于1.5的氧化物制成的、厚度为至少1.5微米的层用作组合波导层的下包覆层。这样，最大程度减少了流失到所述光子电路底层的光量。所述下包覆层通常用二氧化硅制造，能采用CMOS工厂内现有的化学气相沉积(CVD)设备或硅热氧化来制备。
除权利要求1所述的光子电路制造工艺之外，本发明还涉及根据权利要求9所述的相应光子电路。
附图说明
图1A-1D示出了根据本发明工艺实施例所述的第一晶片的制备步骤。
图2示出了根据本发明工艺实施例所述的第二晶片的制备步骤。
图3A-3B示出了根据本发明工艺实施例所述的第一晶片和第二晶片的键合步骤。
图4示出了根据本发明工艺实施例所述的光子集成电路。
具体实施方式
图1A-1D示出了制造带有第一层堆栈的第一晶片的步骤，所述第一层堆栈包含SiO2下包覆层102、模型化的退火SiN波导层103"和SiO2平整层104。
图1A示出了处理所述第一晶片的第一步骤和第二步骤。这个第一晶片处理后含有高质量波导。在图1A示出的第一步骤中，厚度为至少1.5微米的厚氧化层102在硅(Si)底层101上生成或沉积。所述厚SiO2层102用作下包覆层来最大程度地减少流失到所述底层101上的光量。所述下包覆层102能采用化学气相沉积(CVD)进行沉积或热生长。然后，所述第一晶片接收通过高温低压化学沉积(LPCVD)工艺沉积的高质量氮化硅(SiN)膜103。这个LPCVD工艺通常在温度高于750℃时进行，沉积例如厚度为400纳米的氮化硅层103。这个厚度可通过一个步骤或多个步骤的沉积得到。需要确定所述SiN层103的模型并进行退火，下文会作进一步解释。可选地，在确定模型之前进行一系列的退火，以提高所述SiN波导层103的质量和化学计量。这些退火程序在温度高于1000℃时进行，最好是在温度在1150℃到1200℃之间时进行。这样，可在传播损耗最小的情况下获得制备高性能波导层和无源光子结构的高质量均匀SiN层103。
图1B示出了处理所述第一晶片的第二步骤。根据所需的不同凿刻深度，所述氮化硅层103通过一个或多个掩膜步骤确定其模型。这样可获得包含无源光子结构(比如分光器和光栅)的模型化SiN波导层103'。
在图1C示出的处理所述第一晶片的第三步骤(可选)中，一系列退火工序提高了所述模型化的SiN波导层103'的质量和化学计量。所述高温退火进一步减少了光损耗和压力，改变了所述SiN层103'。所述模型化的退火SiN波导层在图1C中显示为103"。
图1D示出了处理所述第一晶片的第四步骤。在这一步骤中，所述第一晶片通过化学气相沉积(CVD)工艺用二氧化硅104(SiO2)覆盖。SiO2层104的化学/机械抛光允许平整模型化的第一晶片。所述SiN波导上的平整氧化层104的厚度小于200纳米，最好是小于100纳米，以允许SiN波导层103"和将要转移并键合到第一层堆栈上的第二波导层之间的渐逝波耦合。可选地，增加退火步骤来提高所述模型化的SiN波导层103的质量和化学计量。换言之，退火可在平整之前、在平整之后，或在平整之前和之后进行。
图2示出了制作带有第二层堆栈的第二晶片，所述第二层堆栈包含热SiO2层202和单晶硅波导层203。例如，所述单晶硅波导层和硅底层201之间含有一个二氧化硅层SiO2，这个单晶硅波导层可采用SOITEC SMARTCUT技术制造。
或者，在裸硅晶片上进行高能量植入以在预先确定的深度处制造一个破损层。这样，所述破损区域上的单晶硅波导层能(采用SOITEC SMARTCUT技术)轻易地从所述原始晶片上分离并转移到另一晶片。
可注意到，为了提高晶片键合，可在所述单晶硅层203上生成或沉积一个薄二氧化硅层。所述二氧化硅层的厚度可能小于100纳米以便于键合。沉积这种薄二氧化硅层不是非做不可的，因为硅和二氧化硅之间可以实现晶片键合。但是，二氧化硅和二氧化硅之间的晶片键合是首选工艺，因为这种方法的效益最佳。
其它晶片键合技术也同样有效，只要所述二氧化硅波导层和所述单晶硅波导层之间的距离可支持渐逝波耦合。
图3A-3B示出了所处理的第一和第二晶片的键合。其中，含有层202和203的所处理的第二晶片201被倒置和转移到含有层101、102、103"和104的所处理的第一晶片101上。这样便实现了第一晶片和第二晶片之间的晶片键合。
在图3B示出的制作过程的随后步骤中，所述第二晶片的后侧，即底层201，和热氧化层202通过回磨工艺和机械/化学凿刻工艺进行移除。
如果使用如上所述的带有植入诱导损坏层的硅晶片，则使用SOITECSMARTCUT分离技术。分离完所述大块硅后，须使用严格控制的凿刻技术来移除所述损坏的硅层。
键合后，即在所述单晶硅层内制造了有源光子器件(例如光探测器或调制器)。带有集成有源器件的所述单晶硅层在图4中显示为203'。所述有源器件可用传统方法制造，因为带有模型化无源结构(103")的高折射率波导埋层能承受任何通常与有源器件制造相关的温度或处理。
最后，带有无源光子结构103"的所述SiN波导层和所述单晶Si波导层203'通过渐逝波耦合进行光耦合。另外，所述中间氧化硅104的厚度最好小于100纳米，以优化所述两个引导媒介之间的光耦合。
最后，可增加额外的上氧包覆层和/或连线来完成所述光子集成电路。
虽然本发明参考具体的实施例进行了说明，但是，本领域的技术人员应该清楚地了解到，本发明不限于上文所描述的具体实施例，在不背离本发明权利要求范围的前提下，可对本发明的实施例进行适当的变化和修订。因此，无论从哪方面来看，本发明实施例是示意性的而非限制性的，本发明的范围由所附的权利要求而非前文所述的内容决定，因此，在本发明权利要求的宗旨和范围之内所做出的任何更改都属于本发明的范围。换言之，本发明包含本发明基本宗旨范围之内的任何和全部修订、变形或等同物，以及使用本专利申请权利要求范围内的重要特性的技术。另外，本专利申请的读者应理解，“包含”或“包括”这样的词并不排除其它元素或步骤，“一”、“一个”这样的词并不排除复数形式，一个单个元素，例如一个计算机系统、一个处理器或其它集成单元，可能指权利要求中所述的多个元素。权利要求中的任何参考标识都不应被理解成限制相应的权利要求。说明部分和权利要求中使用的“第一”、“第二”、“第三”、“a”、“b”、“c”等词仅用于区分类似的元素和步骤，而不一定用于描述顺序或逻辑顺序。同样地，“上面”、“底部”、“上方”、“下面”等词仅做描述之用，不一定指代相关位置。应理解，所用的这些词在适当地情况下可以互换，本发明实施例可以以其它的顺序或方向使用本发明所述的方法进行操作。
Claims (9)
1.一种光子电路(400)制造工艺，其特征在于，包括：
在第一晶片(101)上制造第一层堆栈，所述第一层堆栈包括下包覆氧化层(102)和高折射率波导层(103)，即折射率大于1.8的波导层(103)；
确定所述高折射率波导层(103)的模型，以生成含有无源光子结构的模型化高折射率波导层(103')；
平整所述第一晶片上的所述第一层堆栈，所述第一晶片上厚度小于300纳米的平整氧化层(104)在所述高折射率波导层(103)的上方；
平整氧化层之前和/或之后，给所述模型化的高折射率波导层(103')退火，以生成退火的模型化高折射率波导层(103")和平整氧化层(104)；
在第二晶片(201)上制造第二层堆栈，所述第二层堆栈包含可分离的单晶硅波导层(203)；
将包含第二层堆栈(202，203)的所述第二晶片(201)转移到包含第一层堆栈(102，103"，104)的所述第一晶片(101)上，并键合所述第一层堆栈和所述第二层堆栈；
移除所述第二晶片的底层(201)；
在所述单晶硅波导层(203)内制造有源光子器件以生成带有有源光子器件(203')的单晶硅波导层；及
实现所述带有有源光子器件(203')的所述单晶硅波导层和所述退火的模型高折射率波导层(103")之间的渐逝波耦合。
2.根据权利要求1所述的光子电路(400)制造工艺，其特征在于，
所述高折射率波导层(103)的折射率在1.8到2.5之间。
3.根据权利要求2所述的光子电路(400)制造工艺，其特征在于，
所述高折射率波导层(103)由氮化硅或氧氮化硅或碳化硅或五氧化二钽或二氧化碲制成。
4.根据权利要求1所述的光子电路(400)制造工艺，其特征在于，
所述高折射率波导层(103)是通过低压化学气相沉积LPCVD制成的氮化硅层。
5.根据权利要求1所述的光子电路(400)制造工艺，其特征在于，
所述第二晶片(201)由族IV材料制成。
6.根据权利要求1所述的光子电路(400)制造工艺，其特征在于，
所述单晶硅波导层(203)采用SOITEC SMARTCUT技术制成，或者说，所述单晶硅波导层(203)在所述第二晶片的植入的破损层上面制成。
7.根据权利要求1所述的光子电路(400)制造工艺，其特征在于，
所述第一晶片上的所述第一层堆栈使用位于所述高折射率波导层正上方的厚度小于200纳米的平整氧化层(104)进行平整。
8.根据权利要求1所述的光子电路(400)制造工艺，其特征在于，
所述下包覆氧化层(102)可通过由折射率低于1.5的材料制成的、厚度为至少1.5微米的二氧化硅层的热生长或沉积来制备。
9.一种采用根据上述权利要求中任一权利要求所述的工艺制造的光子电路(400)。
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