CN104299961A - 一种阵列基板及其制备方法 - Google Patents
一种阵列基板及其制备方法 Download PDFInfo
- Publication number
- CN104299961A CN104299961A CN201410534573.2A CN201410534573A CN104299961A CN 104299961 A CN104299961 A CN 104299961A CN 201410534573 A CN201410534573 A CN 201410534573A CN 104299961 A CN104299961 A CN 104299961A
- Authority
- CN
- China
- Prior art keywords
- alignment mark
- ohmic contact
- layer
- active layer
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title abstract description 10
- 238000004519 manufacturing process Methods 0.000 title abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 18
- 238000002360 preparation method Methods 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 9
- 239000002699 waste material Substances 0.000 abstract description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 239000002184 metal Substances 0.000 description 25
- MEYZYGMYMLNUHJ-UHFFFAOYSA-N tunicamycin Natural products CC(C)CCCCCCCCCC=CC(=O)NC1C(O)C(O)C(CC(O)C2OC(C(O)C2O)N3C=CC(=O)NC3=O)OC1OC4OC(CO)C(O)C(O)C4NC(=O)C MEYZYGMYMLNUHJ-UHFFFAOYSA-N 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000010408 film Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Manufacturing & Machinery (AREA)
Abstract
本发明提供一种阵列基板及其制备方法。该阵列基板包括显示区和非显示区，显示区包括晶体管，晶体管包括源极、漏极和有源层，源极和漏极设置在有源层的上方，且分别位于有源层的两端，在非显示区还设置有多个对位标记，对位标记与有源层同层设置，用于在源极和漏极重新制作时，使源极和漏极分别与有源层的两端对位。该阵列基板通过设置与有源层同层的对位标记，能使源极和漏极在重新制作(即Rework)时，源极的图形和漏极的图形能分别与有源层图形的两端实现精确对位，从而避免由于源极和漏极与有源层之间的对位偏差而使晶体管性能异常，进而避免了产品的报废所导致的不必要的浪费。
Description
技术领域
本发明涉及显示技术领域，具体地，涉及一种阵列基板及其制备方法。
背景技术
薄膜晶体管液晶显示面板(TFT-LCD)通常是将包括多个子阵列基板的阵列基板母板和包括多个子彩膜基板的彩膜基板母板进行对盒，然后再将对盒后的显示面板分割为多个子显示面板(即Panel)。
在目前的液晶显示面板的阵列基板母板的制备工艺中，通常采用4mask工艺完成阵列基板母板中薄膜晶体管的源漏极金属线和有源层的制备，4mask工艺即采用半透膜掩模板对成膜的源漏极金属线膜层和有源层膜层进行一次光刻，然后经过两次湿刻和两次干刻即可完成源漏极金属线和有源层的制备，这样大大节约了成本。
当源漏极金属线和有源层制备完成后，在后续的检测工艺中如果发现上述源漏极金属线或有源层存在缺陷，如与源极连接的数据线断开或者漏极与有源层连接处连接不良等，通常需要将源漏极金属层剥离掉，重新制作源漏极金属线，即重新进行源漏极金属线膜层的成膜、光刻和刻蚀工艺。通常将该重新制作源漏极金属线的过程称为Rework。但是由于在第一次的4mask工艺过程中已经通过两次湿刻和两次干刻将源漏极金属线和有源层制备完成，要重新制作源漏极金属线，必须要使制作形成的源漏极金属线与之前制作完成的有源层实现精确的对位，才能确保最终制备完成的薄膜晶体管的性能正常。
目前的生产工艺中，在Rework过程中为了使源漏极金属线与有源层能精确对位，重新形成源漏极金属线时要将用于曝光形成源漏极金属线的掩模板与栅极金属层中形成的对位标记进行对位。由于误差的累积效应，只与栅极金属层中的对位标记进行对位，无法使源漏极金属线与有源层之间实现精确对位，因此通常会因为二者之间的对位偏差造成薄膜晶体管特性的异常，甚至导致整批产品的报废。
发明内容
本发明针对现有技术中存在的上述技术问题，提供一种阵列基板及其制备方法。该阵列基板通过设置与有源层同层的对位标记，能使源极和漏极在重新制作(即Rework)时，避免由于源极和漏极与有源层之间的对位偏差而使晶体管性能异常，从而避免了产品的报废所导致的不必要的浪费。
本发明提供一种阵列基板，包括显示区和非显示区，所述显示区包括晶体管，所述晶体管包括源极、漏极和有源层，所述源极和所述漏极设置在所述有源层的上方，且分别位于所述有源层的两端，在所述非显示区还设置有多个对位标记，所述对位标记与所述有源层同层设置，用于在所述源极和所述漏极重新制作时，使所述源极和所述漏极分别与所述有源层的两端对位。
优选地，所述有源层包括相互覆叠的半导体层和欧姆接触层，所述欧姆接触层设置在所述半导体层上，且所述欧姆接触层与所述源极和所述漏极相对应并接触，所述半导体层和所述欧姆接触层还覆盖所述非显示区；
所述对位标记包括第一对位标记，所述第一对位标记形成在所述半导体层和所述欧姆接触层中。
优选地，所述对位标记还包括第二对位标记，所述第二对位标记和所述第一对位标记相互间隔，所述第二对位标记形成在所述欧姆接触层中。
优选地，所述第二对位标记和所述第一对位标记的形状和大小相同，且所述第一对位标记和所述第二对位标记以通过其中心点连线的中点且垂直于其中心点连线的直线为对称轴对称。
优选地，所述第一对位标记包括开设在所述半导体层和所述欧姆接触层中的条形通孔，所述第二对位标记包括开设在所述欧姆接触层中的条形通孔。
优选地，所述条形通孔包括多个，一部分所述条形通孔的长度方向平行于所述阵列基板的长度方向，另一部分所述条形通孔的长度方向平行于所述阵列基板的宽度方向。
优选地，多个所述对位标记均匀分布在所述非显示区。
本发明还提供一种上述阵列基板的制备方法，包括在显示区形成晶体管，形成所述晶体管包括形成源极、漏极和有源层的图形，还包括在非显示区形成多个对位标记的图形，所述对位标记的图形与所述有源层的图形同时形成在同一层中。
优选地，形成有源层的图形包括先形成欧姆接触层的中间图形和半导体层的图形，再形成欧姆接触层的图形，所述欧姆接触层的中间图形和半导体层的图形通过一次构图工艺同时形成，所述欧姆接触层的中间图形为所述欧姆接触层的与整个所述半导体层的图形相对应的图形；
形成对位标记的图形包括形成第一对位标记的图形，所述第一对位标记的图形与所述欧姆接触层的中间图形和所述半导体层的图形通过一次构图工艺同时形成。
优选地，形成对位标记的图形还包括形成第二对位标记的图形，所述第二对位标记的图形与所述欧姆接触层的图形通过一次构图工艺同时形成。
本发明的有益效果：本发明所提供的阵列基板，通过设置与有源层同层的对位标记，能使源极和漏极在重新制作(即Rework)时，源极的图形和漏极的图形能分别与有源层图形的两端实现精确对位，从而避免由于源极和漏极与有源层之间的对位偏差而使晶体管性能异常，进而避免了产品的报废所导致的不必要的浪费。
附图说明
图1为本发明实施例1中阵列基板的结构俯视图；
图2为图1中的阵列基板沿AA剖切线的结构剖视图；
图3为图1中第一对位标记和第二对位标记的结构俯视图；
图4a为在阵列基板的非显示区形成各个膜层的示意图；
图4b为采用灰度掩模板对图4a中的光刻胶进行曝光和显影的示意图；
图4c为形成第一对位标记的示意图；
图4d为将图4c中非完全曝光的光刻胶灰化去除的示意图；
图4e为形成第二对位标记的示意图。
其中的附图标记说明：
1.显示区；11.晶体管；111.源极；112.漏极；113.有源层；1130.半导体层；1131.欧姆接触层；2.对位标记；21.第一对位标记；22.第二对位标记；23.中点；200.条形通孔；3.栅极金属层；4.栅绝缘层膜；5.半导体层膜；6.欧姆接触层膜；7.源漏极金属膜层；8.光刻胶；9.非显示区。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施方式对本发明提供的一种阵列基板及其制备方法作进一步详细描述。
实施例1：
本实施例提供一种阵列基板，如图1和图2所示，包括显示区1和非显示区9，显示区1包括晶体管11，晶体管11包括源极111、漏极112和有源层113，源极111和漏极112设置在有源层113的上方，且分别位于有源层113的两端，在非显示区9还设置有多个对位标记2，对位标记2与有源层113同层设置，用于在源极111和漏极112重新制作时，使源极111和漏极112分别与有源层113的两端对位。
对位标记2的设置，能使源极111和漏极112在重新制作(即Rework)时，源极111的图形和漏极112的图形能分别与有源层113图形的两端实现精确对位，从而避免由于源极111和漏极112与有源层113之间的对位偏差而使晶体管11性能异常，进而避免了产品的报废所导致的不必要的浪费。
其中，有源层113包括相互覆叠的半导体层1130和欧姆接触层1131，欧姆接触层1131设置在半导体层1130上，且欧姆接触层1131与源极111和漏极112相对应并接触，半导体层1130和欧姆接触层1131还覆盖非显示区9。对位标记2包括第一对位标记21，第一对位标记21形成在半导体层1130和欧姆接触层1131中。
当源极111和漏极112被剥离掉并重新制作时，由于形成源极111和漏极112的金属膜层直接沉积形成在已经制备完成的欧姆接触层1131上，当采用掩模板对形成源极111和漏极112的金属膜层进行曝光时，如果只与先前形成在位于有源层113下方的栅极金属层上的对位标记进行对位，由于对位误差的累积效应(即因为在制备栅极金属层上面的各个膜层如半导体层1130和欧姆接触层1131时都通过形成在栅极金属层上的对位标记进行对位，各个膜层在形成后都或多或少地存在对位误差，在欧姆接触层1131的上面再重新形成源极111和漏极112时，如果仍然通过形成在栅极金属层上的对位标记进行对位，误差会更大)，形成的源极111和漏极112图案与有源层113图案的对位误差会很大，很容易导致晶体管11的性能异常。因为第一对位标记21形成在半导体层1130和欧姆接触层1131中，与形成源极111和漏极112的金属膜层紧邻，所以通过第一对位标记21使掩模板中源极111和漏极112的图案与有源层113进行对位，能够大大减小源极111和漏极112重新制作时与有源层113之间的对位误差。
本实施例中，对位标记2还包括第二对位标记22，第二对位标记22和第一对位标记21相互间隔，第二对位标记22形成在欧姆接触层1131中。第二对位标记22的设置，能使源极111和漏极112重新制作时与有源层113之间的对位更加精确。
其中，第二对位标记22和第一对位标记21的形状和大小相同，且第一对位标记21和第二对位标记22以通过其中心点连线的中点23且垂直于其中心点连线的直线为对称轴对称。如此能够增大每个对位标记2的对位面积，从而使对位更加精确。另外，在将形成源极111和漏极112图案的掩模板与有源层113进行对位时，对位设备会预先读取第一对位标记21和第二对位标记22中心点连线的中点23的坐标值，然后再通过第一对位标记21和第二对位标记22进行对位，对称设置的第一对位标记21和第二对位标记22能够使对位操作更加便捷。
本实施例中，如图3所示，第一对位标记21包括开设在半导体层1130和欧姆接触层1131中的条形通孔200，第二对位标记22包括开设在欧姆接触层1131中的条形通孔200。条形通孔200能更加方便源极111和漏极112重新制作时与有源层113之间的对位。
其中，条形通孔200包括多个，一部分条形通孔200的长度方向平行于阵列基板的长度方向，另一部分条形通孔200的长度方向平行于阵列基板的宽度方向。如此设置，便于通过纵向和横向设置的条形通孔200，使形成源极111和漏极112图形的掩模板在纵向和横向上进行位置调节，从而实现源极111和漏极112图形与有源层113之间的精确对位。
需要说明的是，第一对位标记21和第二对位标记22的图案形状不只局限于上述的条形，也可以是其它的图案形状，如圆环形或矩形等，只要能够实现对位即可。
本实施例中，多个对位标记2均匀分布在非显示区9。如此设置，能使阵列基板中的源极111和漏极112图形与有源层113之间的对位都更加精确。
基于阵列基板的上述结构，本实施例还提供一种该阵列基板的制备方法，包括在显示区1形成晶体管，形成晶体管包括形成源极、漏极和有源层的图形，还包括在非显示区9形成多个对位标记的图形，对位标记的图形与有源层的图形同时形成在同一层中。
其中，形成有源层的图形包括先形成欧姆接触层的中间图形和半导体层的图形，再形成欧姆接触层的图形，欧姆接触层的中间图形和半导体层的图形通过一次构图工艺同时形成，欧姆接触层的中间图形为欧姆接触层的与整个半导体层的图形相对应的图形。形成对位标记的图形包括形成第一对位标记的图形，第一对位标记的图形与欧姆接触层的中间图形和半导体层的图形通过一次构图工艺同时形成。第一对位标记的形成不会额外增加阵列基板的制备工艺。
本实施例中，形成对位标记的图形还包括形成第二对位标记的图形，第二对位标记的图形与欧姆接触层的图形通过一次构图工艺同时形成。第二对位标记的形成不会额外增加阵列基板的制备工艺。
上述形成第一对位标记和第二对位标记的具体过程为：如图4a-图4e所示，需要说明的是，图4a-图4e仅对阵列基板上设置在非显示区的第一对位标记和第二对位标记的形成过程进行了附图示意。
步骤S1：在玻璃基板上沉积栅极金属层3，通过曝光，湿法刻蚀形成栅极图案，在栅极图案上依次沉积形成栅绝缘层膜4、半导体层膜5、欧姆接触层膜6和源漏极金属膜层7，在源漏极金属膜层7上涂覆有光刻胶8(如图4a)。
需要说明的是，栅极金属层3、栅绝缘层膜4、半导体层膜5、欧姆接触层膜6、源漏极金属膜层7和光刻胶8同时还延伸至覆盖非显示区。
步骤S2：采用灰度掩模板对完成步骤S1的玻璃基板进行曝光，并将经完全曝光部分的光刻胶显影去除。其中，第二对位标记的图形与灰度掩模板中的非完全曝光图形中的一部分对应，第一对位标记的图形与灰度掩模板中的完全曝光图形中的一部分对应(如图4b)。
步骤S3：将对应第一对位标记的图形的源漏极金属膜层7进行湿刻；然后将对应第一对位标记的图形的半导体层膜5和欧姆接触层膜6进行干刻，则第一对位标记21制备形成(如图4c)。
步骤S4：将对应第二对位标记的图形的非完全曝光的光刻胶8灰化去除(如图4d)。
步骤S5：将对应第二对位标记的图形的源漏极金属膜层7进行湿刻；然后将对应第二对位标记的图形的欧姆接触层膜6进行干刻，则第二对位标记22制备形成(如图4e)。
第一对位标记21和第二对位标记22的形成都不会额外增加阵列基板的制备工艺，制备起来比较方便。
本发明的有益效果：本发明中的阵列基板，通过设置与有源层同层的对位标记，能使源极和漏极在重新制作(即Rework)时，源极的图形和漏极的图形能分别与有源层图形的两端实现精确对位，从而避免由于源极和漏极与有源层之间的对位偏差而使晶体管性能异常，进而避免了产品的报废所导致的不必要的浪费。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
Claims (10)
1.一种阵列基板，包括显示区和非显示区，所述显示区包括晶体管，所述晶体管包括源极、漏极和有源层，所述源极和所述漏极设置在所述有源层的上方，且分别位于所述有源层的两端，其特征在于，在所述非显示区还设置有多个对位标记，所述对位标记与所述有源层同层设置，用于在所述源极和所述漏极重新制作时，使所述源极和所述漏极分别与所述有源层的两端对位。
2.根据权利要求1所述的阵列基板，其特征在于，所述有源层包括相互覆叠的半导体层和欧姆接触层，所述欧姆接触层设置在所述半导体层上，且所述欧姆接触层与所述源极和所述漏极相对应并接触，所述半导体层和所述欧姆接触层还覆盖所述非显示区；
所述对位标记包括第一对位标记，所述第一对位标记形成在所述半导体层和所述欧姆接触层中。
3.根据权利要求2所述的阵列基板，其特征在于，所述对位标记还包括第二对位标记，所述第二对位标记和所述第一对位标记相互间隔，所述第二对位标记形成在所述欧姆接触层中。
4.根据权利要求3所述的阵列基板，其特征在于，所述第二对位标记和所述第一对位标记的形状和大小相同，且所述第一对位标记和所述第二对位标记以通过其中心点连线的中点且垂直于其中心点连线的直线为对称轴对称。
5.根据权利要求4所述的阵列基板，其特征在于，所述第一对位标记包括开设在所述半导体层和所述欧姆接触层中的条形通孔，所述第二对位标记包括开设在所述欧姆接触层中的条形通孔。
6.根据权利要求5所述的阵列基板，其特征在于，所述条形通孔包括多个，一部分所述条形通孔的长度方向平行于所述阵列基板的长度方向，另一部分所述条形通孔的长度方向平行于所述阵列基板的宽度方向。
7.根据权利要求1所述的阵列基板，其特征在于，多个所述对位标记均匀分布在所述非显示区。
8.一种如权利要求1-7任意一项所述的阵列基板的制备方法，包括在显示区形成晶体管，形成所述晶体管包括形成源极、漏极和有源层的图形，其特征在于，还包括在非显示区形成多个对位标记的图形，所述对位标记的图形与所述有源层的图形同时形成在同一层中。
9.根据权利要求8所述的阵列基板的制备方法，其特征在于，形成有源层的图形包括先形成欧姆接触层的中间图形和半导体层的图形，再形成欧姆接触层的图形，所述欧姆接触层的中间图形和半导体层的图形通过一次构图工艺同时形成，所述欧姆接触层的中间图形为所述欧姆接触层的与整个所述半导体层的图形相对应的图形；
形成对位标记的图形包括形成第一对位标记的图形，所述第一对位标记的图形与所述欧姆接触层的中间图形和所述半导体层的图形通过一次构图工艺同时形成。
10.根据权利要求9所述的阵列基板的制备方法，其特征在于，形成对位标记的图形还包括形成第二对位标记的图形，所述第二对位标记的图形与所述欧姆接触层的图形通过一次构图工艺同时形成。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410534573.2A CN104299961B (zh) | 2014-10-11 | 2014-10-11 | 一种阵列基板及其制备方法 |
| US14/751,854 US9570475B2 (en) | 2014-10-11 | 2015-06-26 | Array substrate and manufacture method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410534573.2A CN104299961B (zh) | 2014-10-11 | 2014-10-11 | 一种阵列基板及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104299961A true CN104299961A (zh) | 2015-01-21 |
| CN104299961B CN104299961B (zh) | 2017-02-15 |
Family
ID=52319627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410534573.2A Active CN104299961B (zh) | 2014-10-11 | 2014-10-11 | 一种阵列基板及其制备方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9570475B2 (zh) |
| CN (1) | CN104299961B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109300965A (zh) * | 2018-10-26 | 2019-02-01 | 昆山国显光电有限公司 | 显示面板、显示装置及显示面板的制造方法 |
| CN109545830A (zh) * | 2018-11-23 | 2019-03-29 | 京东方科技集团股份有限公司 | 一种显示基板及其制造方法、显示装置 |
| CN109633956A (zh) * | 2018-11-26 | 2019-04-16 | 深圳市华星光电半导体显示技术有限公司 | Tft阵列基板及其对位方法 |
| CN110620105A (zh) * | 2019-10-22 | 2019-12-27 | 成都中电熊猫显示科技有限公司 | 阵列基板及其制造方法、阵列基板的图案偏移的检测方法 |
| CN110911584A (zh) * | 2019-11-29 | 2020-03-24 | 京东方科技集团股份有限公司 | 有机发光显示面板及其制作方法、显示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105810688A (zh) * | 2016-03-14 | 2016-07-27 | 京东方科技集团股份有限公司 | 阵列基板的制造方法、阵列基板、灰度掩膜板和显示装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI227913B (en) * | 2003-05-02 | 2005-02-11 | Au Optronics Corp | Method of fabricating polysilicon film by excimer laser crystallization process |
| KR100954332B1 (ko) * | 2003-06-30 | 2010-04-21 | 엘지디스플레이 주식회사 | 액정표시소자와 그 제조방법 |
| JP4957942B2 (ja) | 2005-08-05 | 2012-06-20 | Ｎｌｔテクノロジー株式会社 | 薄膜トランジスタを備えた半導体装置の製造方法 |
| KR100788545B1 (ko) * | 2006-12-29 | 2007-12-26 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시 장치 및 그 제조 방법 |
| KR102164941B1 (ko) * | 2014-01-13 | 2020-10-14 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법 |
| CN103809324B (zh) * | 2014-02-18 | 2016-08-17 | 北京京东方光电科技有限公司 | 一种显示面板和显示装置 |
-
2014
- 2014-10-11 CN CN201410534573.2A patent/CN104299961B/zh active Active
-
2015
- 2015-06-26 US US14/751,854 patent/US9570475B2/en active Active
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109300965A (zh) * | 2018-10-26 | 2019-02-01 | 昆山国显光电有限公司 | 显示面板、显示装置及显示面板的制造方法 |
| CN109545830A (zh) * | 2018-11-23 | 2019-03-29 | 京东方科技集团股份有限公司 | 一种显示基板及其制造方法、显示装置 |
| CN109545830B (zh) * | 2018-11-23 | 2020-09-11 | 京东方科技集团股份有限公司 | 一种显示基板及其制造方法、显示装置 |
| US10892284B2 (en) | 2018-11-23 | 2021-01-12 | Boe Technology Group Co., Ltd. | Display substrate, manufacturing method thereof, and display device |
| CN109633956A (zh) * | 2018-11-26 | 2019-04-16 | 深圳市华星光电半导体显示技术有限公司 | Tft阵列基板及其对位方法 |
| CN110620105A (zh) * | 2019-10-22 | 2019-12-27 | 成都中电熊猫显示科技有限公司 | 阵列基板及其制造方法、阵列基板的图案偏移的检测方法 |
| CN110911584A (zh) * | 2019-11-29 | 2020-03-24 | 京东方科技集团股份有限公司 | 有机发光显示面板及其制作方法、显示装置 |
| CN110911584B (zh) * | 2019-11-29 | 2022-08-09 | 京东方科技集团股份有限公司 | 有机发光显示面板及其制作方法、显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20160104727A1 (en) | 2016-04-14 |
| CN104299961B (zh) | 2017-02-15 |
| US9570475B2 (en) | 2017-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104299961A (zh) | 一种阵列基板及其制备方法 | |
| CN101685229B (zh) | 液晶显示器阵列基板的制造方法 | |
| US9134615B2 (en) | Exposure method for glass substrate of liquid crystal display | |
| KR101530460B1 (ko) | 박막 트랜지스터와 이를 제조하기 위한 마스크, 어레이 기판 및 디스플레이 장치 | |
| CN103151359B (zh) | 一种显示装置、阵列基板及其制作方法 | |
| CN103226272B (zh) | 一种阵列基板及其制备方法、显示装置 | |
| US10978493B2 (en) | Display substrate and manufacturing method thereof, and display device | |
| CN103117248B (zh) | 阵列基板及其制作方法、显示装置 | |
| US9971220B2 (en) | COA substrate and manufacturing method thereof | |
| US9905593B2 (en) | Mask plate and method for manufacturing array substrate | |
| JP2008122964A (ja) | セル識別の形成方法及びセル識別を含む表示基板と表示装置 | |
| US20190006524A1 (en) | Array substrate and manufacturing method thereof, and display device | |
| WO2017118073A1 (zh) | 阵列基板及其制备方法和显示装置 | |
| US9470973B2 (en) | Designing and manufacturing methods of TFT LCD array positioning mark | |
| JP2012003266A (ja) | マザーボード及びアレイ基板の製造方法 | |
| WO2017000431A1 (zh) | 阵列基板及其制备方法、显示面板及显示装置 | |
| CN106024705B (zh) | Tft基板的制作方法 | |
| US11967259B2 (en) | Method of manufacturing a display panel and method of detecting the display panel | |
| CN103413784A (zh) | 一种阵列基板及其制备方法及显示装置 | |
| US20160062199A1 (en) | Display device, array substrate, pixel structure, and manufacturing method thereof | |
| CN202948926U (zh) | 一种tft阵列基板及显示装置 | |
| CN104714347A (zh) | 一种阵列基板及其制备方法、显示装置 | |
| WO2017036123A1 (zh) | 阵列基板及其制作方法、显示装置 | |
| US20080054264A1 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| KR100615438B1 (ko) | 액정표시장치용 어레이 기판 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |