CN104299912A - 在先进多栅极装置中的高度共形延伸掺杂 - Google Patents

在先进多栅极装置中的高度共形延伸掺杂 Download PDF

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Abstract

本发明涉及在先进多栅极装置中的高度共形延伸掺杂。本发明提供形成半导体装置的各种态样的方法，用于形成半导体装置结构的方法、半导体装置和半导体装置结构。在本文的例示实施例中，栅极结构形成在设置在基板表面上的半导体材料的非平面表面部分之上。已掺杂间隔物形成材料形成在该栅极结构和该半导体材料之上且结合在该已掺杂间隔物形成材料中的掺杂剂扩散到靠近该半导体材料表面的半导体材料中以形成源极/漏极延伸区域。所制造的半导体装置可以是多栅极装置，以及，举例而言，包含finFET及/或wireFET。

Description

在先进多栅极装置中的高度共形延伸掺杂
技术领域
本发明一般是关于在先进多栅极装置中的高度共形延伸掺杂，且尤其是关于靠近先进多栅极装置的通道的高度共形源极/漏极延伸区域的形成。
背景技术
现今集成电路(IC)的主流是通过使用多个内连接的场效晶体管(FET)，又称为金氧半导体场效晶体管(MOSFET)或是简称MOS晶体管来实施。典型地，现今的IC是通过以既定的表面区域形成在设置在基板上的半导体材料之中或之上的数百万个MOSFET来实施。
MOSFET的基本功能是电子开关组件，其中，经过MOSFET的源极和漏极之间的通道的电流被电压施加在其上的栅极控制。特别是，当施加电压到该栅极以使得该施加的电压超过特定的电压值(通常称为临界电压(threshold voltage,Vt))时，改变MOSFET的导电状态。因此，MOSFET的开关行为实质上由Vt的值来决定其特性。一般而言，Vt不是一般地依据该晶体管的特质来决定，譬如栅极材料等等，以及Vt对于在通道、源极和漏极的掺杂剂的浓度非常敏感。
半导体科技的进步已经稳定地导致增加的集成密度和缩小的半导体装置尺寸以及半导体装置特征。举例而言，已经努力通过降低在MOSFET中的栅极电极的长度并因此达成较小的通道长度来发展更快速的IC。结果，传统的制造技术已经被推到其极限，挑战其制造在现今要求的达到纳米等级的尺度的精细设定的特征的能力。
为了克服在微缩目前的MOSFET上所遇到的挑战，现今的方法已经从制造具有覆盖在半导体材料上的二维或平面表面的栅极电极(平面MOSFET)导向栅极电极形成在实质上半导体材料的非平面表面上的MOSFET结构。此种非平面结构的一个例子是finFET，其中，鳍片(fin)形成在半导体材料的表面中或半导体材料的表面上且该栅极电极覆盖在该鳍片上，使得在该鳍片之中的导电通道部分地被相对于平面MOSFET结构覆盖了该鳍片多于一个面的栅极电极包围。相较于平面MOSFET结构，在非平面MOSFET结构中的驱动电流的能力和通道导电性的控制都提高了。
在先进半导体制造技术中，独立于实行平面或非平面结构之外，共形(conformal)掺杂是关键的问题，因为MOSFET的效能极关键地依据在制造过程中所需要的参数有多精确地被实行，特别是在先进半导体装置中，其中，即使是从目标值小的偏离(deviation)也会造成要实现的特性的参数过份的漂移。举例而言，形成具有定义明确的栅极重迭和掺杂分布的优良陡度(abruptness)的源极/漏极延伸区域是非常重要的，从而可复制地实施延伸在源极/漏极区域之间的通道区域想要的和需要的长度。当到达目前的35nm或以下的先进技术节点时，很容易看到源极/漏极延伸区域的掺杂分布的陡度以及栅极重迭中的偏离对通道长度的结果具有增加的冲击。在先进技术节点中的源极/漏极延伸区域的实施未能满足在高掺杂水平下的一致性的要求。
美国专利公开第2004/0104442号显示一平面MOSFET结构，在其中，源极/漏极延伸区域是通过沉积一已掺杂的高k材料层在栅极电极之上并以约800到1200℃之间的温度在10秒到30分钟之间的退火时间中施加热退火制程，以将结合在侧壁间隔物中的掺杂剂扩散到下方的延伸区域中而不植入掺杂剂到该延伸区域中。
然而，将沉积制程和扩散制程结合到现有的制程流程中不是一个简单直接的工作，因为已建立的制程流程的每个改变都可能无预期的影响后续的制程，因为改变或替换建立好的制程顺序和包含额外的扩散造成该顺序很可能显着地改变所制造的装置的特性，因此该制程的制程参数需要被调整以实现所需要的装置特性。总而言之，偏离建立好的制程顺序造成许多坏处，会影响所制造的装置的效能和可靠度，譬如增加整合的复杂度和增加热预算。
因此，想要提供一种在具有非平面结构的半导体装置中的高度共形的源极/漏极延伸区域。
发明内容
以下呈现了本发明的简化概要以便提供对本发明的一些态样的基本理解。此概要并非本发明的详尽综述。此概要并非意在标识本发明的关键要件，也并非意在描绘本发明的范围。该概要的唯一目的是以简化的形式呈现本发明的一些概念，以作为稍后呈现的更详细描述的前序。
本发明提供形成半导体装置的各种态样的方法、用于形成半导体装置结构的方法、半导体装置和半导体装置结构。在本文的一些例示实施例中，栅极结构形成在设置在基板上的半导体材料的非平面表面部分之上。已掺杂间隔物形成材料是形成在该栅极结构和该半导体材料之上。将结合在该已掺杂间隔物形成材料中的掺杂剂扩散到接近该半导体材料的该表面的该半导体材料中以形成源极/漏极区域。所考虑的半导体装置可能是多栅极装置以及，举例而言，包含finFET及/或wireFET。
在本发明的第一态样中，提供一种形成半导体装置的方法。在本文的一些例示实施例中，该方法包含形成栅极结构在设置在基板上的半导体材料的表面上，该栅极结构覆盖该表面的非平面表面部分；形成间隔物邻接于该栅极结构，该间隔物包含一已掺杂间隔物形成材料；以及将掺杂剂从该已掺杂间隔物形成材料扩散到接近该半导体材料的该表面的该半导体材料，以在该非平面表面部分形成源极/漏极延伸区域。
在本发明的第二态样中，提供一种形成半导体装置结构的方法。在本文的一些例示实施例中，该方法包含形成第一装置区域和第二装置区域在半导体材料中，该半导体材料被设置在基板上；形成第一栅极结构在该第一装置区域之上且形成第二栅极结构在该第二装置区域之上，该第一栅极结构覆盖该第一装置区域的第一非平面表面部分且该第二栅极结构覆盖该第二装置区域的第二非平面表面部分；形成第一已掺杂间隔物形成材料层在该第一装置区域上并形成第二已掺杂间隔物形成材料层在该第二装置区域上，其中，第一掺杂剂被结合到该第一已掺杂间隔物形成材料层的第一已掺杂间隔物形成材料中且第二掺杂剂被结合到该第二已掺杂间隔物形成材料层的第二已掺杂间隔物形成材料中；从该第一已掺杂间隔物形成材料层形成第一间隔物并从该第二已掺杂间隔物形成材料层形成第二间隔物；以及将该第一掺杂剂扩散到该第一装置区域以形成第一源极/漏极延伸区域，其邻接在该第一非平面表面部分中的该第一栅极结构，并将该第二掺杂剂扩散到该第二装置区域以形成第二源极/漏极延伸区域，其邻接在该第二非平面表面部分中的该第二栅极结构。
在本发明的第三态样中，提供一种半导体装置。在本文的一些例示实施例中，该半导体装置包含半导体材料，设置在基板上；栅极结构，形成在该半导体材料的表面上，该栅极结构覆盖该表面的非平面表面部分；间隔物，形成邻接部分地覆盖该表面的该栅极结构；以及源极/漏极延伸区域，对齐该间隔物地形成在该非平面表面部分之中，其中，该间隔物具有掺杂剂与其结合，其中，在靠近该非平面表面部分的该间隔物中的该掺杂剂的浓度实质上对应于靠近该非平面表面部分的该源极/漏极延伸区域中的该掺杂剂的浓度。
在本发明的第四态样中，提供一种半导体装置结构。在本文的一些例示实施例中，该半导体装置结构包含第一装置区域和第二装置区域，设置在半导体材料上，该半导体材料设置在基板上；第一栅极结构形成在该第一装置区域之上且第二栅极结构形成在该第二装置区域之上，该第一栅极结构覆盖该第一装置区域的第一非平面表面部分且该第二栅极结构覆盖该第二装置区域的第二非平面表面部分；第一间隔物，形成在该第一装置区域之上并邻接该第一栅极结构；第二间隔物，形成在该第二装置区域之上并邻接该第二栅极结构；以及第一源极/漏极延伸区域，对齐该第一间隔物地形成在该第一装置区域之中，以及第二源极/漏极延伸区域，对齐该第二间隔物地形成在该第二装置区域之中，其中，该第一间隔物具有第一掺杂剂和其结合，其中，在靠近该第一源极/漏极延伸区域的该第一间隔物中的该第一掺杂剂的浓度实质上对应于靠近该第一间隔物的该第一源极/漏极延伸区域中的该第一掺杂剂的浓度，而且该第二间隔物具有第二掺杂剂和其结合，其中，在靠近该第二源极/漏极延伸区域的该第二间隔物中的该第二掺杂剂的浓度实质上对应于靠近该第二间隔物的该第二源极/漏极延伸区域中的该第二掺杂剂的浓度。
附图说明
通过参考以下叙述结合附图可以更了解本揭露，其中类似的参考编号意指类似的组件，且其中：
第1A到1I图示意地例示依据本发明的范例实施例的制造半导体装置和半导体装置结构的范例制程流程的剖面图；
第2图示意地例示依据本发明的一范例实施例的半导体装置的透视图；以及
第3图示意地例示依据本发明的另一范例实施例的半导体装置的剖面图。
虽然本文所揭露的标的容许各种的修改及替代形式，但其特定的实施例已通过附图中的例子来显示，并在本文中详细描述。然而，应该了解的是，本文中特定实施例的描述不是为了要限制本发明所披露的特定形式，相反地，本发明欲涵盖落入本发明的精神与范畴内的所有修改物、相等物、以及替代物，其将如权利要求书所定义。
具体实施方式
下面将说明本发明的各种例示性实施例。为了清楚起见，本说明书中并不记载实际实施方式中的所有特征。当然，应该理解，在研发任何这种实际实施例的过程中，必须考虑许多具体的实施因素来达到研发人员的特定目的，诸如符合系统相关以及商业相关的约束，这些约束在各个实施方式中都是不同的。而且，应该理解，这种研发的努力可能是复杂并且耗时的，虽然如此，本领域技术人员受益于本公开内容也能正常地实现。
现在参照附图描述本发明主题。附图中示意的各种结构、系统及装置只是出于解释目的并用以避免由本领域技术人员已知的细节模糊本揭露。但是，该些附图被包括来描述并解释本揭露的实施例。这里所用的词语和词组的意思应当解释为与相关领域技术人员对该些词语及词组的理解一致。在本文中的连贯使用的术语或词组并不意图隐含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意义，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
本发明是关于半导体装置结构，且特别是关于半导体装置，譬如金氧半导体装置或MOS装置。熟知本技术领域的人员将了解到虽然使用“MOS装置”的表达方式，并不欲限制是包含金属的栅极材料及/或包含氧化物的栅极介电材料。在本文中以一些范例实施例来例示的本发明的半导体装置，且特别是MOS装置重视的是使用先进技术所制造的装置。本发明的半导体装置，且特别是MOS装置是由使用小于100nm的技术节点，举例而言，小于50nm或小于30nm，的技术所制造的。本领域的技术人员将了解到本发明建议半导体装置，且特别是MOS装置包含譬如具有小于100nm，举例而言，小于50nm或小于30nm，的长度尺寸的栅极电极材料层和栅极介电材料层的栅极堆栈的栅极结构。长度尺寸可以被理解是沿着具有为当MOS装置是ON状态时沿着源极和漏极之间的电流方向的非零投影的方向，举例而言，该长度尺寸是平行于源极和漏极之间的电流方向。本发明建议提供在非常早的制造阶段达成栅极结构的可靠封装(encapsulation)的方法。
本领域的技术人员了解MOS晶体管可以被制造成P通道晶体管或PMOS晶体管以及N通道晶体管或NMOS晶体管，且两者都可以具有或不具有移动性增强应力源(mobility enhancing stressor)特征或应变引发(strain-inducing)特征。电路设计者可以混合和匹配装置类型，使用PMOS和NMOS晶体管，施加应力的和未施加应力的，以利用最适合所设计的电路的各装置种类的最佳特性。本领域的技术人员了解应力和应变一般可以使用拉伸模数来描述。
在描述下列图式时，将依据本发明的各种范例实施例来例示半导体装置、半导体装置结构、以及形成半导体装置和半导体装置结构的方法。所描述的制程步骤、程序和材料应视为仅作为范例实施例以向本领域的技术人员例示实践本发明的方法。然而，要了解到本发明并不完全限于所例示和描述的范例实施例，因为存在许多可能的修饰和改变，其对于本领域的技术人员而言，在学习本发明的详细叙述和配合随附图式以及上述的背景技术和发明内容后将变得清楚。半导体装置和半导体装置结构所例示的部分可能仅包含单一MOS结构，然而本领域的技术人员将理解集成电路的真实实施中可能包含大量的此等结构。在半导体装置和半导体装置结构的制造中的各种步骤是现有的，因此，为了简短起见，许多传统的步骤在本文中仅简短地提及，或将被整个省略而不提供现有的制程细节。
参考第1A至1I图，本发明的各种例示实施例将被详细地描述。
第1A图显示在制造的早期阶段的半导体装置结构100和半导体材料110。该半导体材料110可以设置成半导体层的形式，其设置或沉积在基板(未图示)的表面上。该基板(未图示)可以被设置成由块材结构或SOI(semiconductor-on-insulator，绝缘层上覆半导体)结构来实施。第一半导体装置100A设置在部分的该半导体材料110中或部分的该半导体材料110上，其例示在第1A图中且在后续的叙述中称为第一装置区域110A。该第一装置区域110A可以由图案化该半导体材料110的表面来获得，使得该第一装置区域110A的部分可能设置在该半导体材料110的表面中或表面上。该第一装置区域110A可能是设置在该半导体材料110的表面中或表面上的实质上的非平面表面部分。在一明确揭露的范例中，该第一装置区域110A可以设置成鳍片的形式或是鳍片可以形成在该半导体材料110上以提供该第一装置区域110A。这方面的进一步细节将在以下参考第2和3图描述。
再者，第二半导体装置100B设置在部分的该半导体材料110中或部分的该半导体材料110上，其例示在第1A图中且在后续的叙述中称为第二装置区域110B。该第二装置区域110B可以用类似第一装置区域110A的方式获得，特别是通过图案化该半导体材料110的表面以使得该第二装置区域110B的部分可能设置在该半导体材料110的表面中或表面上。该第二装置区域110B可能是设置在该半导体材料110的表面中或表面上的实质上的非平面表面部分。在一明确揭露的范例中，该第二装置区域110B可以设置成鳍片的形式或是鳍片可以形成在该半导体材料110上以提供该第二装置区域110B。这方面的进一步细节将在以下参考第2和3图描述。
因此，该半导体装置100A和100B，该第一和第二装置区域110A和110B可能彼此直接邻接或可能被一个或多个其他半导体装置(未图标)分隔开，其可能形成在该第一和第二半导体装置100A和100B之间。进一步地，该第一和第二装置区域110A和110B还可能被一个或多个其他绝缘区域(未图标)界定及/或分隔开，该绝缘区域譬如是浅沟槽隔离(shallow trench isolation,SOI)等等。
该半导体材料110可能由硅、硅/锗、碳化硅或其组合所组成，或由半导体III/V族材料所组成。本领域的技术人员将了解该半导体材料100可能结合有掺杂剂在其中，用于形成P井和N井的至少一者在该装置区域110A和110B的至少一者中。
该第一半导体装置100A包含第一栅极结构120A形成在该第一装置区域110A之上。该第二半导体装置100B包含第二栅极结构120B形成在该第二装置区域110B之上。该第一栅极结构120A可包含第一栅极介电层122A，同时该第二栅极结构120B可包含第二栅极介电层122B。在本文中，该第一栅极介电层122A是设置在该第一装置区域110A之上且该第二栅极介电层122B是设置在该第二装置区域110B之上。该第一栅极介电层122A和该第二栅极介电层122B的至少一者可能包含高k介电材料和功函数调整材料的至少一者。高k介电材料是本领域中所现有的且本领域技术人员将了解可依据整体制程和装置需求选择适合的高k介电材料。功函数调整材料是本领域中所现有的且本领域技术人员将了解可依据整体制程和装置需求选择适合的功函数调整材料。
该第一栅极结构120A还可包含形成在第一栅极介电层122A上方的第一栅极电极材料124A。该第二栅极结构120B还可包含形成在第二栅极介电层122B上方的第二栅极电极材料124B。此外，第一盖帽层126A可以形成在该第一栅极电极材料124A上以在后续制程中保护该栅极电极材料124A，同时第二盖帽层126B可以形成在该第二栅极电极材料124B上。该第一盖帽层126A可以由氮化硅或氧化硅来形成。该第二盖帽层126B可以由氮化硅或氧化硅来形成。
本领域的技术人员将了解，当该第一和第二装置区域110A、110B之外的其他装置区域被掩模图案(未图标)保护时，该第一和第二栅极结构120A、120B之一可以通过沉积栅极介电层形成材料、栅极电极形成材料和栅极盖帽形成材料在该第一和第二装置区域110A、110B之一上来形成。以此方法，本领域的技术人员将了解层堆栈可以形成在该第一和第二装置区域110A、110B上。接着，可以通过掩模和非等向性蚀刻该栅极堆栈来图案化该栅极堆栈以获得该栅极结构120A、120B。以此方法，该第一和第二栅极结构120A、120B可以同时或连续地形成在各自的装置区域110A、110B之上。
该第一和第二栅极结构120A、120B先前的叙述仅是例示且未对本发明提出任何限制。在已经描述所谓的“栅极优先方法”(其中，栅极电极已经在制造的早期阶段中形成)后，可以考虑另外一个替代的方法，其中，先形成伪栅极(dummy gate)或替代栅极，在形成源极/漏极区域之后，该伪栅极或替代栅极被由栅极介电层和栅极电极所组成的真实栅极取代(称为“后栅极”或“替代栅极”方法)。
第1B图显示依据本发明的例示实施例在制造的进一步阶段的半导体装置。间隔物结构形成系统130B可以形成在第一和第二半导体装置100A和100B之上。依据本文中特别例示的实施例，该间隔物形成系统130B可包含已掺杂间隔物形成材料层132B和薄蚀刻停止层134B。在其他例示实施例中，该间隔物形成系统130B可以只包含已掺杂间隔物形成材料层132B。然而，当制造其中的半导体装置100A和100B是相同导电类型，亦即，该半导体装置100A和100B两者都是NMOS型或PMOS型的半导体装置的半导体装置结构时，该薄蚀刻停止层134B可以被省略。在关于制造具有相反导电类型的第一和第二半导体装置，譬如NMOS和PMOS装置的半导体装置结构100的其他实施例中，可能需要提供该薄蚀刻停止层134B。
可以通过施加沉积制程P130B在如第1A图所示的半导体装置结构100上来形成该间隔物形成系统130B，从而沉积该间隔物形成系统130B在该第一和第二装置区域110A、110B之上且在该第一和第二栅极结构120A和120B之上(第1A图)。在该间隔物形成系统130B包含该已掺杂间隔物形成材料层132B和该薄蚀刻停止层134B的情况下，该沉积制程P130B可以包括用于沉积该已掺杂间隔物形成材料层132B的沉积制程和用于沉积该薄蚀刻停止层134B的进一步沉积制程。
该已掺杂间隔物形成材料层132B可以通过实施化学气相沉积(CVD)制程或物理气相沉积(PVD)制程之一来形成。在本文的一例示实施例中，该沉积制程P130B可以包含原子层沉积(ALD)制程，用于沉积已掺杂间隔物形成材料在该第一和第二装置区域110A和110B以及该第一和第二栅极结构120A和120B之上(第1A图)。
该已掺杂间隔物形成材料层132B可以由具有掺杂剂在其中的氮化材料，譬如氮化硅，来代表。结合在其中的掺杂剂可以是来自III族元素或V族元素。在使用基于硅的半导体材料110的例示实施例中，范例的III族元素可以是硼，同时范例的V族元素可以是磷及/或铝，但本发明不以此为限。这不会限制本发明，而且当考虑半导体材料是基于III/V族的材料时，可能考虑其他掺杂剂。本领域的技术人员将了解可以通过已掺杂材料的沉积来达成将掺杂剂结合到间隔物形成材料中，亦即，当用PVD(例如，PEPVD)或CVD(例如，ALD或PECVD)沉积该间隔物形成材料时，包含含有掺杂剂的先驱体(precursor)气体来结合掺杂剂。依据本文中的一例示实施例，该薄蚀刻停止层134B可以由氧化硅(譬如，SiO2)所组成。
第1C图例示在制造的进一步阶段的半导体装置，亦即，当制程PR130B被施加到该第一装置区域110A之后。当制程PR130B被施加到该第一装置区域110A时，该第二装置结构100B未曝露在制程PR130B之下。在本文的例示实施例中，该第二装置结构100B可具有掩模图案(未图标)形成在其上，使得该第二装置结构100B被保护不受由制程PR130B所造成的任何影响。
该制程PR130B可以包括用于从该第一半导体装置100A上移除该薄蚀刻停止层134B的第一子制程(未图示)和用于从该第一半导体装置100A上移除该已掺杂间隔物形成材料层132B的第二子制程(未图示)。在本文的例示实施例中，可以施加等向性蚀刻制程到该第一半导体装置100A以从该第一装置区域110A和该第一栅极结构120A(第1A图)上方移除该已掺杂间隔物形成材料层132B。举例而言，用于从该第一装置区域110A上方移除该已掺杂间隔物形成材料层132B的该等向性蚀刻制程可以是时间控制的湿式蚀刻制程。
第1D图例示在制造的进一步阶段的半导体装置，亦即，在该间隔物形成系统130B从该第一半导体装置100A上被移除之后。如第1D图所示，在这个制造阶段中，曝露出该第一栅极结构120A，同时该第二半导体装置110B包含该间隔物形成系统130B形成在第二装置区域110B和该第二栅极结构120B(第1A图)之上。
第1E图例示在制造的进一步阶段的半导体装置。如第1E图所示，进一步的间隔物形成系统130A被形成在该第一和第二半导体装置100A和100B之上。特别是，该进一步的间隔物形成系统130A是形成在该第一装置区域110A和该第一栅极结构120A(第1A图)之上，以及该第二装置区域110B和该第二栅极结构120B(第1A图)之上和该间隔物形成系统130B上。
该进一步的间隔物形成系统130A可以通过执行制程P130A来形成。在一例示实施例中，该制程P130A可以实质上对应于该制程P130B(第1B图)，其被用来形成该间隔物形成系统130B在该第一和第二装置区域110A和110B之上。因此，该进一步的间隔物形成系统130A可包含已掺杂间隔物形成材料层132A和薄蚀刻停止层134A。进一步结合掺杂剂到该已掺杂间隔物形成材料层132A中，使得III族元素或V族元素中的一者的掺杂剂结合到已掺杂间隔物形成材料层132B中，同时另一族的掺杂剂可结合到该已掺杂间隔物形成材料层132A中的差异，有这样的差异，该制程P130A可实质上对应该制程P130B。因此，该已掺杂间隔物形成材料层132A、132B可掺杂来实现相反的导电类型，亦即，已掺杂间隔物形成材料层132B可以是P型导电类型或N型导电类型中的一者，同时该已掺杂间隔物形成材料层132A可以显示和该已掺杂间隔物形成材料层132B的导电类型相反的导电类型。
虽然该间隔物形成系统130A是例示成包含该薄蚀刻停止层134A，但是本领域的技术人员将了解其并不欲限制本发明。在另一实施例中(未例示)，可以省略该进一步的蚀刻停止层134A，亦即，仅沉积该已掺杂间隔物形成材料层132A。
第1F图例示在制造的进一步阶段的半导体装置，亦即，当制程PR130A施加在该第二半导体装置100B之后。本领域的技术人员将了解该第一半导体装置100A并未曝露在该制程PR130A之下。在本文中的一些例示实施例中，该第一半导体装置100A被掩模图案(未图标)保护，该掩模图案可以用现有的光刻制程来形成在该第一半导体装置100A之上。
该制程PR130A是执行来从该第二半导体装置100B上方且特别是从该间隔物形成系统130B和该第二半导体装置100B(第1A图)和该第二装置区域110B上方移除该间隔物形成系统130A。该制程PR130A可包含作用在该第二半导体装置100B曝露出来的区域上，且特别是在形成在该第二半导体装置100B的该间隔物形成系统130B上方曝露出来的已掺杂间隔物形成材料层132A上的等向性蚀刻制程。本领域的技术人员将了解该制程PR130A可以是自我限制的以停止在该蚀刻停止层134B，使得该已掺杂间隔物形成材料层132B被保护而不曝露在所例示的制造阶段中的制程PR130A之下。
第1G图例示在制造的进一步阶段的半导体装置，亦即，在该间隔物形成系统130A仅形成在该第一装置区域110A和该第一栅极结构120A(第1A图)之上且该间隔物形成系统130B仅形成在该第二装置区域110B和该第二栅极结构120B(第1A图)之上后。
第1H图例示在制造的进一步阶段的半导体装置，亦即，在该薄蚀刻停止层134A、134B被从该已掺杂间隔物形成材料层132A、132B上方移除之后。本领域的技术人员将了解该薄蚀刻停止层134A、134B可以被同时移除，譬如，举例而言，在该薄蚀刻停止层134A、134B是由氧化硅材料所形成的情况下，施加DHF。
在一些例示实施例中，可以在这个制造阶段施加热退火制程ASDE，已将结合在该已掺杂间隔物形成材料层132A、132B中的掺杂剂扩散到该第一和第二装置区域110A、110B中，使得源极/漏极延伸区域140形成在各自的装置区域110A、110B中。在本文的一例示实施例中，该热退火制程ASDE可包含将该第一和第二半导体装置100A、100B曝露在从800到1200℃的范围的退火温度下约5秒到40分钟，或是举例而言，约10秒到30分钟。本领域的技术人员将了解到，由于该热退火制程ASDE，掺杂剂从该已掺杂间隔物形成材料层132A、132B扩散下方各别的第一和第二装置区域110A、110B的半导体材料110中，使得在实行该退火制程ASDE之后，掺杂剂的浓度在该已掺杂间隔物形成材料层132A、132B和该第一和第二装置区域110A、110B的接口是实质上相同的。特别是，在该第一和第二装置区域110A、110B中的掺杂剂浓度，实质上相同于在靠近该已掺杂间隔物形成材料层132A、132B和该第一和第二装置区域110A、110B的接口的该已掺杂间隔物形成材料层132A、132B中的掺杂剂浓度。
接着，制程P130S被施加给该已掺杂间隔物形成材料层132A、132B以形塑该已掺杂间隔物形成材料层132A、132B。在本文的一例示实施例中，该制程P130S可以是非等向性蚀刻制程。
第1I图例示在制造的进一步阶段的半导体装置，亦即，在该制程P130S(第1H图)完成之后。结果，第一间隔物SP130A邻接该第一栅极结构120A地形成在该第一装置区域110A之上，且第二间隔物SP130B邻接该第二栅极结构120B地形成在该第二装置区域110B之上。如第1I图所示，该源极/漏极延伸区域140对齐各自的该第一和第二间隔物SP130A、SP130B。
本领域的技术人员将了解，实施依照上述关于第1A到1I图的例示实施例的方法，揭露一种高度可调控的制程，其允许形成在半导体装置的装置区域中的源极/漏极延伸区域和对应的栅极结构具有准确定义的栅极重迭，并显示改善的源极/漏极延伸区域的掺杂分布的陡度，因为包含在覆盖各自的半导体装置的已掺杂间隔物形成材料层中的掺杂剂的控制良好的扩散制程。本领域的技术人员将了解，由于最初的已掺杂间隔物材料的高度共形沉积，用于各自的源极/漏极延伸区域的高度共形掺杂分布可以被形成在半导体材料各自的装置区域内。使用最初的已掺杂间隔物材料，可以避免由植入制程所造成的晶格伤害，同时，当考虑三维装置区域和特别是多栅极半导体时，可以避免关键的遮蔽效应(shadowing effect)。
虽然在一些例示实施例中，该退火制程ASDE是在该间隔物塑形制程P130S之前实施，但并不会本发明提出任何限制。在其他例示实施例中，该间隔物塑形制程P130S可在实施该退火制程ASDE之前实施。然而，在这些实施例中，源极/漏极延伸区域仅形成在该成形的间隔物之下的装置区域中。
在施加如关于第1A到1I图的各种例示实施例所述的方法之后，可以制造分离的N-及P-MOSFET装置。
关于第2和3图，将叙述依据本发明的半导体装置的各种例示实施例。
第2图示意地例示一种finFET种类的半导体装置200的透视图。该半导体装置200形成在半导体材料210的表面上或表面中，譬如在SOI结构(所谓SOI鳍片)中的半导体层的上表面或块材结构的半导体基板的上表面。在第2图所示的透视图中，虚线代表无法在透视图中直接看到的边缘。
可以通过在该半导体材料210中或在该半导体材料210上形成鳍片220来获得例示在第2图中的该半导体装置200。可以通过形成柱形图案在该半导体材料210的表面上并依据该柱形图案蚀刻凹入该半导体材料210的表面来获得该鳍片220，造成该鳍片220被形成在该半导体材料210的表面中且该鳍片220被形成在该鳍片220相对两侧的至少两个凹口222清楚界定。替代地，可以通过依据形成在该半导体材料210中的柱形图案沉积半导体材料在该半导体材料210的表面上来形成该鳍片220在该半导体材料210的表面上，造成该鳍片220被沉积在该半导体材料210的表面上。
该鳍片220是设置在该半导体材料210的表面中或该半导体材料210的表面上，使得该鳍片220的纵向方向实质上垂直于该半导体材料210的表面的法向。横过该鳍片220，亦即横过其纵向方向，栅极结构230形成在该半导体材料210的表面上，使得该栅极结构230横向地覆盖在该鳍片220上，将被该栅极结构230覆盖的该鳍片220的部分定义成该鳍片220的通道区域。这样，本领域的技术人员将了解可以获得双栅极或三栅极半导体装置，其中，栅极介电层(未图示在第2图中)直接形成在该鳍片220的两面(双栅极)或三面(三栅极)。示意地例示在第2图中的该栅极结构230具有栅极电极结构232(可能包含栅极介电层结构、栅极电极材料或替换栅极材料)以及形成在该栅极结构230的栅极电极结构232的相对两侧壁的侧壁间隔物236。本领域的技术人员将了解该侧壁间隔物236覆盖在部分的该鳍片220上，如第2图中由标示SDE的阴影部分所示。
本领域的技术人员将了解可以依据关于第1A到1I图所解释的方法来形成该侧壁间隔物236。在这个考虑中，第1A到1I图的例示可以被理解成沿着如第2图中的箭号2所指示的方向的破折线2-2的上半部取的剖面图。特别是，该装置区域110A、110B会相应地对应该鳍片220。显而易见的，在施加如关于第1A到1I图所解释的方法给该鳍片220之后，当结合在该侧壁间隔物236中的掺杂剂扩散到该鳍片之中且特别是到该阴影部分SDE之中时，可以获得在第2图中由阴影部分SDE所指示的源极/漏极延伸区域。
上述的说明不会限制本发明且本领域的技术人员将了解，当考虑SOI结构时，该半导体材料210可以被绝缘材料取代。依据SOI结构，本领域的技术人员将了解该鳍片220将因此设置在该绝缘材料210的表面上。
第3图例示依据本发明的另一例示实施例的半导体装置300的剖面图。所例示的半导体装置300是实施在SOI结构中，其中半导体层315是形成在绝缘基板310上。细长半导体线320形成在该半导体层315中。栅极结构330可以形成在该细长半导体线320的中央部分，因此定义该细长半导体线320的通道区域(未图标)。在一些例示范例中，该细长半导体线320可以代表鳍片结构。在本文的一些特别的范例中，该半导体装置300可例示所谓的wireFET，其中，通过实质上一维的半导体线或“线(wire)”，其水平地或垂直地沉积在具有表面至少部分地被该线包围的栅极电极的基板上或上方。如此，流经该线的电流可以通过施加电压在该栅极电极上来控制。该术语“一维”，举例而言，可以关于具有长宽比是500或更多，例如1000或更多的对象。
在一特别的例示实施例中，如第3图所示的栅极结构330可以是全环栅极(gate-all-around)类型，以使该栅极结构330包围环绕该细长半导体线320。该全环栅极结构可以通过移除在该细长半导体线320下方的该绝缘基板310的部分来完成。本领域的技术人员将了解，最初，该细长半导体线320可以适当地被掩模图案覆盖，使得该细长半导体线320的中央部分可以保持实质上未被覆盖。在施加蚀刻制程之后(该蚀刻制程可以是，例如，等向性蚀刻制程)，该绝缘基板310的材料会对齐该细长半导体线320地被移除，其中，因为等向性的特性，存在在该细长半导体线320下方的该绝缘基板310的材料可以被实质地移除。在本文的例示范例中，该蚀刻制程可以是干式蚀刻制程，譬如等离子蚀刻制程或远程等离子制程，其中，该半导体装置300曝露在由和反应腔室分离的等离子产生腔室中的反应气体所创造的等离子中。本领域的技术人员将了解可以通过适当地选择该反应气体的组成和该蚀刻制程的其他参数，譬如，举例而言，该反应气体的温度和压力及/或用来创造该等离子的放电的功率来获得该蚀刻制程的选择率。反应气体可以包含，举例而言，CF4SF6及/或CF3，用于相对于硅和氮化硅地选择性蚀刻二氧化硅，如本领域的技术人员所了解的。在其他例示实施例中，该蚀刻制程可以是湿式蚀刻制程，举例而言，包含DHF。
由于以上讨论的蚀刻制程的等向性，该蚀刻制程可以移除直接在该细长半导体线320下方的部分的该绝缘基板310。本领域的技术人员将了解通过适当地选择该绝缘基板310被蚀刻的量，可以控制被创造在直接位于该细长半导体线320下方的开口的延伸。在形成直接位于该细长半导体线320下方的开口之后，该栅极结构330可以形成来在其中央部分包围环绕该细长半导体线320，特别是在形成包含形成栅极绝缘层(未图示)和栅极电极材料在该鳍片表面所曝露出来的面的栅极电极结构332。在本文的特别例示实施例中，CVD制程可以被用来形成该栅极绝缘层(未图示)，其可包含沉积一层或多层高k介电材料在该鳍片表面曝露出来的面上。可以用，举例而言，CVD制程或PECVD制程来沉积该栅极电极材料。本领域的技术人员将了解，当使用等向性沉积制程时，可以达到完全填满直接位于该细长半导体线320下方的开口，使得可以得到该栅极结构330的全环栅极结构。在完成该栅极电极结构332之后，可以依据以上关于第1A到1I图的解释的方法形成在该细长半导体线320上方邻接该栅极电极结构332的间隔物336。在这个方面，要理解第1A到1I图代表成沿着如第3图中的箭号3所指示的方向的线3-3的剖面图的上半部视图。特别是，可以用该细长半导体线320的上半部分来识别装置区域110A、110B。
本发明清楚地揭露了具有设置在基板上的半导体材料中的第一和第二装置区域的半导体装置结构。在该第一装置区域和该第二装置区域上方，形成各自的第一和第二栅极结构。邻接该第一栅极结构并在该第一装置区域上方，形成第一间隔物。邻接该第二栅极结构并在该第二装置区域上方，形成第二间隔物。在该第一装置区域内对齐该第一间隔物以及在该第二装置区域内对齐该第二间隔物，设置各自的第一和第二源极/漏极延伸区域，其中，该第一间隔物具有第一掺杂剂结合在其中且该第二间隔物具有第二掺杂剂结合在其中。在靠近该第一源极/漏极延伸区域的第一间隔物内的该第一掺杂剂的浓度实质上对应靠近该第一间隔物的该第一源极/漏极延伸区域内的第一掺杂剂的浓度。在靠近该第二源极/漏极延伸区域的第二间隔物内的该第二掺杂剂的浓度实质上对应靠近该第二间隔物的该第二源极/漏极延伸区域内的第二掺杂剂的浓度。可能第一装置区域可以代表形成在该第一装置区域中或上的第一鳍片且第二装置区域可以代表形成在该第二装置区域中或上的第二鳍片。所以，本领域的技术人员将了解到该第一栅极结构可因此覆盖在该第一鳍片上且该第二栅极结构可能覆盖在该第二鳍片上，以形成多栅极装置。还可能，替代地或额外地，该基板可由绝缘基板来提供，而该半导体材料可以设置成设在该绝缘基板表面上的半导体层。在本文中，第一细长半导体线可以形成在第一装置区域中的半导体层中且第二细长半导体线可以形成在第二装置区域中的半导体层中，其中，各该第一和第二细长半导体线的纵向方向实质上延伸垂直于该表面的法向。此外，各该第一和第二细长半导体线可包含通道区域且该第一和第二栅极结构可延伸环绕该第一和第二细长半导体线的通道区域，以获得全环栅极结构。
本发明还清楚揭露一种半导体装置，具有设置在基板上的半导体材料以及形成在该半导体材料的表面之上的栅极结构。间隔物形成邻接该栅极结构并部分覆盖该表面，且源极/漏极延伸区域对齐该间隔物地形成在该半导体材料内。此外，该间格物具有掺杂剂结合在其中，且在靠近该表面的该间隔物内的该掺杂剂的浓度实质上对应于在靠近该表面的该源极/漏极延伸区域内的该掺杂剂的浓度。可能鳍片会形成在该表面中或该表面上，使得该栅极结构覆盖在该鳍片上且该源极/漏极延伸区域设在该鳍片内并实质地被该间隔物覆盖。额外地或替代地，该基板可以是绝缘基板而该半导体材料可以设置成设在该绝缘基板表面上的半导体层。在本文中，一个或多个细长半导体线可以形成在该半导体层中，且各该一个或多个细长半导体线的纵向方向实质上延伸垂直于该表面的法向，其中，在各该一个或多个细长半导体线的中央部分下方的该绝缘基板的部分可以被移除，以形成直接在该一个或多个细长半导体线的绝缘基板内的开口。本文中该栅极结构形成在各该一个或多个细长半导体线的中央部分，使得该栅极结构延伸环绕各该一个或多个细长半导体线的中央部分。本领域的技术人员将清楚了解其代表该半导体装置具有全环栅极结构。
以上所述的具体实施例仅是说明性的，因为本发明可以以不同的但等效的方式修改和实施，这些方式对于获得这里讲授的益处的本领域的技术人员是显然的。举例而言，可以不同的顺序实行所阐述的制程步骤。此外，除在权利要求中描述的之外，不打算限制这里表示的构造或设计的细节。因此证实，以上公开的具体实施例可以改变或修改，并且所有这样的变化认为在本发明的范围和精神内。因而，这里寻求的保护在下面的权利要求书中叙述。

Claims (20)

1.一种形成半导体装置的方法，包括：
形成栅极结构在设置在基板上的半导体材料的表面上，该栅极结构覆盖该表面的非平面表面部分；
形成间隔物邻接于该栅极结构，该间隔物包含已掺杂间隔物形成材料；以及
将掺杂剂从该已掺杂间隔物形成材料扩散到接近该半导体材料的该表面的该半导体材料，以在该非平面表面部分形成源极/漏极延伸区域。
2.如权利要求1所述的方法，其中，形成该间隔物包含沉积该已掺杂间隔物形成材料到该半导体材料上。
3.如权利要求2所述的方法，其中，该沉积包含实行ALD制程程序，用于共形沉积该已掺杂间隔物形成材料。
4.如权利要求3所述的方法，其中，形成该间隔物包含在施加退火制程以将该掺杂剂从该已掺杂间隔物形成材料扩散到该通道区域之后，施加非等向性蚀刻程序到沉积后的该已掺杂间隔物形成材料上。
5.如权利要求1所述的方法，其中，鳍片或半导体线设置在该半导体材料的该表面之中或之上，且该栅极结构覆盖在该鳍片或该半导体线上。
6.如权利要求1所述的方法，其中，该基板是绝缘基板且该半导体材料设置成半导体层沉积在该绝缘基板上，该方法还包括：
形成一个或多个细长半导体线在该半导体层中，其中，该一个或多个细长半导体线的纵向方向实质上垂直该表面的法向；
移除各该一个或多个细长半导体线的中心部分下方的部分的该绝缘层；以及
形成该栅极结构在各该一个或多个细长半导体线的该中心部分上，以使得该栅极结构延伸环绕各该一个或多个细长半导体线的该中心部分。
7.一种形成半导体装置结构的方法，包括：
形成第一装置区域和第二装置区域在半导体材料中，该半导体材料设置在基板上；
形成第一栅极结构在该第一装置区域之上且形成第二栅极结构在该第二装置区域之上，该第一栅极结构覆盖该第一装置区域的第一非平面表面部分且该第二栅极结构覆盖该第二装置区域的第二非平面表面部分；
形成第一已掺杂间隔物形成材料层在该第一装置区域上并形成第二已掺杂间隔物形成材料层在该第二装置区域上，其中，第一掺杂剂被结合到该第一已掺杂间隔物形成材料层的第一已掺杂间隔物形成材料中且第二掺杂剂被结合到该第二已掺杂间隔物形成材料层的第二已掺杂间隔物形成材料中；
从该第一已掺杂间隔物形成材料层形成第一间隔物并从该第二已掺杂间隔物形成材料层形成第二间隔物；以及
将该第一掺杂剂扩散到该第一装置区域以形成第一源极/漏极延伸区域，其邻接在该第一非平面表面部分中的该第一栅极结构，并将该第二掺杂剂扩散到该第二装置区域以形成第二源极/漏极延伸区域，其邻接在该第二非平面表面部分中的该第二栅极结构。
8.如权利要求7所述的方法，其中，形成第二已掺杂间隔物形成材料层在该第二装置区域上包含形成该第一已掺杂间隔物形成材料层在该第一和该第二装置区域上，从该第二装置区域上方移除该第一已掺杂间隔物形成材料层，形成该第二已掺杂间隔物形成材料层在该第一和该第二装置区域上以及在该第一已掺杂间隔物形成材料层上，并从该第一装置区域上方移除该第二已掺杂间隔物形成材料层。
9.如权利要求8所述的方法，还包含在从该第二装置区域上方移除该第一已掺杂间隔物形成材料层之前，沉积蚀刻停止层在该第一已掺杂间隔物形成材料层上。
10.如权利要求7所述的方法，其中，形成该第一和第二已掺杂间隔物形成材料层包含通过执行各自的原子层沉积制程来沉积该第一和第二已掺杂间隔物形成材料。
11.如权利要求7所述的方法，其中，该第一掺杂剂是来自三族元素的一者且该第二掺杂剂是来自五族元素的一者。
12.如权利要求7所述的方法，其中，第一鳍片或半导体线是设置在该第一装置区域之中或之上且第二鳍片或半导体线是设置在该第二装置区域之中或之上。
13.如权利要求12所述的方法，其中，该第一栅极结构覆盖在该第一鳍片或半导体线上且该第二栅极结构覆盖在该第二鳍片或半导体线上。
14.如权利要求7所述的方法，其中，该基板是绝缘基板且该半导体材料设置成半导体层沉积在该绝缘基板的表面上，该方法还包括：
形成一个或多个细长半导体线在各该第一和第二装置区域中的该半导体层中，其中，各该第一和第二装置区域中的该一个或多个细长半导体线的纵向方向实质上垂直该表面的法向；
移除在各该第一和第二装置区域中的各该一个或多个细长半导体线的中心部分下方的部分的该绝缘层；以及
形成该栅极结构在各该第一和第二装置区域中的各该一个或多个细长半导体线的该中心部分上，以使得该栅极结构延伸环绕各该一个或多个细长半导体线的该中心部分。
15.一种半导体装置，包括：
半导体材料，设置在基板上；
栅极结构，形成在该半导体材料的表面上，该栅极结构覆盖该表面的非平面表面部分；
间隔物，形成邻接部分地覆盖该表面的该栅极结构；以及
源极/漏极延伸区域，对齐该间隔物地形成在该非平面表面部分之中；
其中，该间隔物具有掺杂剂与其结合，其中，靠近该非平面表面部分的该间隔物中的该掺杂剂的浓度实质上对应于靠近该非平面表面部分的该源极/漏极延伸区域中的该掺杂剂的浓度。
16.如权利要求15所述的半导体装置，还包括鳍片，形成在该表面中或该表面上，以使得该栅极结构覆盖在该鳍片上，该源极/漏极延伸区域被沉积在该鳍片之中且实质上被该间隔物包覆。
17.一种半导体装置结构，包括：
第一装置区域和第二装置区域，设置在半导体材料上，该半导体材料设置在基板上；
第一栅极结构形成在该第一装置区域之上且第二栅极结构形成在该第二装置区域之上，该第一栅极结构覆盖该第一装置区域的第一非平面表面部分且该第二栅极结构覆盖该第二装置区域的第二非平面表面部分；
第一间隔物，形成在该第一装置区域之上并邻接该第一栅极结构；
第二间隔物，形成在该第二装置区域之上并邻接该第二栅极结构；以及
第一源极/漏极延伸区域，对齐该第一间隔物地形成在该第一装置区域之中，以及第二源极/漏极延伸区域，对齐该第二间隔物地形成在该第二装置区域之中；
其中，该第一间隔物具有第一掺杂剂和其结合，其中，靠近该第一源极/漏极延伸区域的该第一间隔物中的该第一掺杂剂的浓度实质上对应于靠近该第一间隔物的该第一源极/漏极延伸区域中的该第一掺杂剂的浓度，而且该第二间隔物具有第二掺杂剂和其结合，其中，在靠近该第二源极/漏极延伸区域的该第二间隔物中的该第二掺杂剂的浓度实质上对应于靠近该第二间隔物的该第二源极/漏极延伸区域中的该第二掺杂剂的浓度。
18.如权利要求17所述的半导体装置结构，还包括第一鳍片或半导体线，形成在该第一装置区域中或该第一装置区域上，以及第二鳍片或半导体线，形成在该第二装置区域中或该第二装置区域上，其中，该第一栅极结构覆盖在该第一鳍片或半导体线上且该第二栅极结构覆盖在该第二鳍片或半导体线上。
19.如权利要求17所述的半导体装置结构，其中，该基板是绝缘基板且该半导体材料设置成半导体层沉积在该绝缘基板的表面上，该半导体装置结构还包括：
第一细长半导体线，形成在第一装置区域中的该半导体层中，以及第二细长半导体线，形成在第二装置区域中的该半导体层中，其中，各该第一和第二细长半导体线的纵向方向实质上垂直该表面的法向；
其中，各该第一和第二细长半导体线包含通道区域；
其中，第一栅极结构延伸环绕该第一细长半导体线的该通道区域且第二栅极结构延伸环绕该第二细长半导体线的该通道区域。
20.如权利要求17所述的半导体装置结构，其中，该第一掺杂剂是由三族元素提供且该第二掺杂剂是由五族元素提供。
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