CN104241526B - 相变化存储器、其写入方法及其读取方法 - Google Patents

相变化存储器、其写入方法及其读取方法 Download PDF

Info

Publication number
CN104241526B
CN104241526B CN201410208786.6A CN201410208786A CN104241526B CN 104241526 B CN104241526 B CN 104241526B CN 201410208786 A CN201410208786 A CN 201410208786A CN 104241526 B CN104241526 B CN 104241526B
Authority
CN
China
Prior art keywords
memory element
memory
pulse wave
ovonics unified
impedance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410208786.6A
Other languages
English (en)
Other versions
CN104241526A (zh
Inventor
吴昭谊
李明修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN104241526A publication Critical patent/CN104241526A/zh
Application granted granted Critical
Publication of CN104241526B publication Critical patent/CN104241526B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0059—Security or protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0035—Evaluating degradation, retention or wearout, e.g. by counting writing cycles

Abstract

本发明公开了一种相变化存储器、其写入方法及其读取方法。相变化存储器具有多个存储单元。写入方法包括以下步骤：施加至少一加压脉波以老化这些存储单元的至少其中之一；施加一起始脉波至相变化存储器的所有的存储单元，以降低各个存储单元的阻抗；施加一侦测脉波至相变化存储器的所有的存储单元，以侦测其中已老化的部份存储单元与未老化的部份存储单元；施加一设定脉波于已老化的部份存储单元；施加一复位脉波于未老化的部份存储单元。

Description

相变化存储器、其写入方法及其读取方法
技术领域
本发明是有关于一种存储器、其写入方法及其读取方法，且特别是有关于一种相变化存储器、其写入方法及其读取方法。
背景技术
随着科技的发展，各种存储器不断推陈出新。举例来说，闪存(flashmemory)、磁性存储器(magnetic core memory)或相变化存储器(phasechange memories，PCM)均广泛使用于电子装置中。
相变化存储器是一种非易失性随机存取存储器。相变化存储器的材料例如是一氮化钛(TiN)、锗/锑/碲合金(Ge2Sb2Te5，GST)或锗/锑/碲合金(GeTe-Sb2Te3)。相变化存储器的材料可以被转换于一结晶状态(crystallinestate)或一非结晶状态(amorphous state)，以储存数字数据。
发明内容
本发明是有关于一种相变化存储器、其写入方法及其读取方法。
根据本发明的第一方面，提出一种相变化存储器(phase changememory，PCM)的写入方法(writing method)。相变化存储器具有多个存储单元。写入方法包括以下步骤。施加至少一加压脉波(stress plus)以老化(aging)此些存储单元的至少其中之一。被老化(aged)的此些存储单元的至少其中之一是被写为状态「1」，且为低阻态，而未被老化的此些存储单元的其余部份是被定义为状态「0」，且为高阻态。焊接相变化存储器于一基板上。施加一起始脉波(starting pulse)至相变化存储器的所有的存储单元，以降低各个存储单元的阻抗。施加一侦测脉波(detection pulse)至相变化存储器的所有的存储单元，以侦测各个存储单元的该阻抗。若此些存储单元的其中之一的阻抗低于一预定值，则具有低于预定值的阻抗的存储单元被读取为位于已老化状态且位于状态「1」，施加一设定脉波(setpulse)于已老化的部份存储单元。。若此些存储单元的其中之一的阻抗不低于一预定值，则具有不低于预定值的阻抗的存储单元被读取为位于未老化状态且位于状态「0」，施加一复位脉波(reset pulse)于未老化的部份存储单元。
根据本发明的第二方面，提出一种相变化存储器(phase changememory，PCM)的读取方法。相变化存储器具有多个存储单元。读取方法包括以下步骤：施加一起始脉波(starting pulse)至相变化存储器的所有的存储单元，以降低各个存储单元的阻抗；施加一侦测脉波(detection pulse)至相变化存储器的所有的存储单元，以侦测各个存储单元的阻抗；若此些存储单元的其中之一的阻抗低于一预定值，则判断为低阻态并具有低于预定值的阻抗的存储单元被读取为位于已老化状态，且位于状态「1」；若此些存储单元的其中之一的阻抗不低于一预定值，则判断为高阻态并具有不低于预定值的阻抗的存储单元被读取为位于未老化状态，且位于状态「0」。
根据本发明的第三方面，提出一种相变化存储器(phase changememory，PCM)。相变化存储器具有多个存储单元。相变化存储器包括一预编数据(pre-coded data)及一用户数据(user data)。预编数据的写入程序是通过施加至少一加压脉波(stress pulse)以老化(aging)此些存储单元的至少其中之一。被老化(aged)的此些存储单元的至少其中之一是被写为状态「1」，为低阻态，而未被老化的此些存储单元的其余部份是被定义为状态「0」，为高阻态。用户数据的写入程序是通过施加一设定脉波(setpulse)或一复位脉波(reset pulse)于此些存储单元的至少其中之一，以使其结晶化(crystalline)或非结晶化(amorphous)。用户数据与预编数据无相关性。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1绘示一相变化存储器(phase change memory，PCM)的写入方法的流程图。
图2绘示高温工艺之前的未老化的存储单元的阻抗曲线及已老化的存储单元的阻抗曲线。
图3A～图3F绘示加压脉波的各种实施例。
图4绘示在高温工艺之后的未老化的存储单元的阻抗曲线及已老化的存储单元的阻抗曲线。
图5绘示相变化存储器的安全控制程序的一实施例。
图6绘示相变化存储器的安全控制程序的一实施例。
图7绘示相变化存储器的安全控制程序的一实施例。
图8绘示相变化存储器的安全控制程序的一实施例。
图9绘示相变化存储器的安全控制程序的一实施例。
【符号说明】
C11、C21：未老化的存储单元的阻抗曲线
C12、C22：已老化的存储单元的阻抗曲线
S100、S101、S200、S201、S201、S203、S204、S205、S300、S301、S302、S501、S502、S503、S504、S505、S601、S602、S603、S604、S605、S701、S702、S703、S704、S705、S706、S801、S802、S803、S804、S805、S900、S901、S902、S903、S904、S905：流程步骤
具体实施方式
以下是提出一实施例进行详细说明，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的图式是省略不必要的元件，以清楚显示本发明的技术特点。
图1绘示一相变化存储器(phase change memory，PCM)的写入方法的流程图。相变化存储器的写入方法包括一预编数据写入程序(pre-codeddata writing procedure)S100、一预编数据读取程序(pre-coded data readingprocedure)S200及一用户数据写入程序(user data writing procedure)S300。预编数据写入程序S100用以写入一预编数据(pre-coded data)至相变化存储器。预编数据可以保存于摄氏300度以上的环境，而不会在高温工艺中遗失，例如是焊接工艺。预编数据读取程序S200用以在高温工艺之后读取相变化存储器的预编数据。用户数据写入程序S300用以在高温工艺之后写入一用户数据(user data)至相变化存储器。由于用户数据是写入于高温工艺之后，所以用户数据不会遗失。
相变化存储器具有多个存储单元。举例来说，各个存储单元可以被写入「0」或「1」。在步骤S101中，施加至少一加压脉波(stress pulse)以老化(aging)此些存储单元的至少其中之一。已老化(aged)的此些存储单元的至少其中之一是被写为状态「1」且未老化的此些存储单元的其余部份是被定义为状态「0」。
图2绘示高温工艺之前的未老化的存储单元的阻抗曲线C11及已老化的存储单元的阻抗曲线C12。比较未老化的存储单元及以老化的存储单元，阻抗曲线C11不同于阻抗曲线C12。在施加加压脉波后，存储单元被老化，经施加不同电流的复位脉波后，阻抗曲线C11朝右移动且变为阻抗曲线C12，关键复位电流(Critical RESET current)增加，也就是将存储单元复位为高阻态所需的最低电流增加。以图2为例，未老化存储单元的关键复位电流约为145uA，但经过加压脉波而老化的存储单元的关键复位电流约为215uA。阻抗曲线C11与阻抗曲线C12的差异称为一老化效果(aging effect)或一加压效果(stress effect)。
图3A～图3F绘示加压脉波的各种实施例。加压脉波施加于存储单元的总能量是用以老化存储单元。在一实施例中，加压脉波的电流可以是固定的。在一实施例中，加压脉波的电流可以是递减的。在一实施例中，加压脉波的电流可以是多个脉冲。
参照图1，在步骤S900中，焊接相变化存储器于一基板上。在步骤S900的焊接步骤中，其温度可能高于260℃。请参照图4，其绘示在高温工艺之后的未老化的存储单元的阻抗曲线C21及已老化的存储单元的阻抗曲线C22。比较未老化的存储单元及已老化的存储单元，阻抗曲线C11不同于阻抗曲线C12。未老化的存储单元的阻抗曲线C11与已老化的存储单元的阻抗曲线C12的差异仍然存在。也就是说，老化效果(或称加压效果)在高温工艺之后仍然存在。因此，通过施加加压脉波所写入的预编数据不会在高温工艺中遗失。
请参照图1，在步骤S201中，施加一起始脉波(starting pulse)至相变化存储器的所有的存储单元，以降低各个存储单元的阻抗。请参照图4，举例来说，起始脉波的电流可以是100微安培(microampere，uA)且各个存储单元的阻抗被降低至低于一预定值(例如是100千欧姆(Kohm))。
在步骤S202中，施加一侦测脉波(detection pulse)至相变化存储器的所有的存储单元，以侦测各个存储单元的阻抗。侦测脉波的电流高于起始脉波的电流。请参照图4，举例来说，侦测脉波的电流可以是145-215微安培(microampere，uA)之间，例如是175微安培，且未老化的存储单元与已老化的存储单元之间的阻抗存在一相当大的差异。在此步骤中，侦测脉波是持续100纳秒(ns)～1000微秒(ms)的100～400微安培(microampere，uA)的电流。
在步骤S203中，判断存储单元的阻抗是否低于预定值(例如是100千欧姆(Kohm))。若阻抗低于预定值，则判断为低阻态并进入步骤S204；若阻抗不低于预定值，则判断为高阻态并进入步骤S205。
在步骤S204中，具有低于预定值的阻抗的存储单元被读取为位于已老化状态且位于状态「1」。
在步骤S205中，具有不低于该预定值的阻抗的存储单元被读取为位于未老化状态且位于状态「0」。
如上所述，通过步骤S201～S205，在高温工艺之后，预编数据仍可以被读取而没有遗失。
接着，在步骤S301中，施加一设定脉波(set pulse)于读取为位于已老化且位于状态「1」的存储单元，以使其结晶化(crystalline)。当设定脉波施加于存储单元时，存储单元的分子将被融化。接着，存储单元被逐渐冷却而对分子进行排列。在此步骤中，设定脉波的电流是低的且设定脉波系长时间施加以将分子排列成结晶状。
在步骤S302中，施加一复位脉波(reset pulse)于读取为位于未老化且位于状态「0」的存储单元，以使其非结晶化(amorphous)。当复位脉波施加于存储单元时，存储单元的分子被融化。接着，存储单元被逐渐冷却以对分子进行排列。在此步骤中，复位脉波的电流是高的，且复位脉波被短时间施加以将分子排列成非结晶状。
关于步骤S202的侦测脉波，侦测脉波的电流为50％～95％的复位脉波的电流。侦测脉波不同于复位脉波且不同于设定脉波。侦测脉波并不是用以使所有的存储单元均被结晶化，也不是用以使所有的存储单元均被非结晶化。事实上，侦测脉波将会使未老化的存储单元非结晶化，并使已老化的存储单元结晶化。
关于步骤S201的起始脉波，起始脉波可以相同于步骤S301的设定脉波。步骤S201的起始脉波用以使所有的存储单元均被结晶化。因此，存储单元的分子可以在下一步骤S202被重新排列成结晶化或非结晶化。
在另一实施例中，起始脉波可以不同于步骤S301的设定脉波。起始脉波可以设计成任何形式，只要所有存储单元的分子可以被重新排列成结晶状即可。
如上所述，相变化存储器包括预编数据及用户数据。预编数据的写入程序是通过施加至少一加压脉波以老化此些存储单元的至少其中之一。被老化的此些存储单元的至少其中之一是被写为状态「1」且未被老化的此些存储单元的其余部份是被定义为状态「0」。
用户数据的写入程序是通过施加设定脉波或复位脉波于此些存储单元的至少其中之一，以使其结晶化或非结晶化。结晶化的此些存储单元例如是状态「1」，非结晶化的此些存储单元例如是状态「0」。用户数据与预编数据并无相关性，而可以分别独立地写入与读取。
在一实施例中，预编数据可以相同于用户数据。在另一实施例中，预编数据可以不同于用户数据。预编数据与用户数据可以作为安全控制程序(security controlling procedure)。
请参照图5，其绘示相变化存储器的安全控制程序的一实施例。在相变化存储器中，预编数据通过多个步骤来读取，例如是图1的步骤S201～S205。预编数据读取程序S200必须使用特殊工作才可执行。一般的电子装置无法读取预编数据。因此，预编数据可以设计为一安全密钥(securitykey)。图5为读取此安全密钥的程序。
在步骤S501中，判断用户数据是否需要保留。若用户数据需要保留，则进入步骤S502；若用户数据不需保留，则进入步骤S503。
在步骤S502中，用户数据被移至一缓存器中。由于在预编数据读取程序中，将施加侦测脉波而会重新排列相变化存储器的分子，所以用户数据必须先移至缓存器。
在步骤S504及S503中，以预编数据读取程序S200读取预编数据。在步骤S504及S503中，预编数据读取程序S200的侦测脉波将使得相变化存储器的用户数据遗失。
在步骤S505中，用户数据通过用户数据写入程序S300写回至相变化存储器。因此，即使用户数据会在步骤S504中遗失，用户数据仍可以透过移至缓存器来写回。
也就是说，预编数据可以设计为大部分电子装置无法读取的安全密钥。举例来说，预编数据可以作为一加密密钥、一解密密钥、一辨识密钥或一生物密钥。
请参照图6，其绘示相变化存储器的安全控制程序的一实施例。在图6中，预编数据是作为一加密密钥。在步骤S601中，输入欲写入的一原始数据。原始数据可以通过预编数据加密为一已加密数据。
在步骤S602中，判断是否启用一加密程序。若启用加密程序，则进入步骤S603；若不启用加密程序，则进入步骤S605。
在步骤S603中，通过预编数据读取程序S200读取预编数据。
在步骤S604中，根据预编数据，将原始数据加密为已加密数据。原始数据可以透过数种计算程序进行加密，例如是「XOR」、「OR」或「NOR」。
在步骤S605中，通过用户数据写入程序S300写入原始数据或已加密数据至相变化存储器。
也就是说，预编数据可以设计为一加密密钥。原始数据可以加密为已加密数据，而让使用者无法直接读取内容。
请参照图7，其绘示相变化存储器的安全控制程序的一实施例。在图7中，预编数据是作为一解密密钥。在步骤S701中，判断是否启用一解密程序。若启用解密程序，则进入步骤S702；若不启用解密程序，则进入步骤S703。
在步骤S702及S703中，读取用户数据。
在步骤S704中，通过预编数据读取程序S200读取预编数据。步骤S704是执行于步骤S702之后，因此用户数据可以在侦测脉波所造成的遗失前被读取出来。
在步骤S705中，根据预编数据，将用户数据解密为一已解密数据。用户数据可以透过各种计算程序进行解密，例如是「XOR」、「OR」或「NOR」。
在步骤S706中，输出已解密数据或用户数据。
也就是说，预编数据可以被设计为一解密密钥。若用户数据为一已加密数据，则此用户数据可以被解密为使用者可以直接读取的已解密数据。
请参照图8，其绘示相变化存储器的安全控制程序的一实施例。在图8中，预编数据是作为一辨识密钥。在步骤S801中，通过预编数据读取程序S200读取预编数据。
在步骤S802中，根据一特定算法，验证预编数据。特定算法包括各种计算程序，例如是「XOR」、「OR」或「NOR」。举例来说，特定算法是用以辨识预编数据是否为「MXIC」。
在步骤S803中，判断预编数据的验证是否通过。若预编数据的验证通过，则进入步骤S804；若预编数据的验证不通过，则进入步骤S805。
在步骤S804中，相变化存储器被允许读取或写入用户数据。
在步骤S805，相变化存储器被禁止读取或写入用户数据。
也就是说，预编数据可以被设计为一辨识密钥。仿冒的相变化存储器可以被验证出来，以确保产品的质量。
请参照图9，其绘示相变化存储器的安全控制程序的一实施例。在图9中，预编数据是作为一生物密钥。在步骤S901中，输入一生物数据。举例来说，生物数据例如是一指纹或一声纹。在此步骤中，生物数据被储存于一缓存器中。
在步骤S902中，通过预编数据读取程序S200读取预编数据。
在步骤S903中，根据预编数据，判断生物料的验证程序是否通过。举例来说，此步骤是判断生物数据是否近似于预编数据。若生物数据近似于预编数据，则生物数据的验证程序通过，且进入步骤S904。若生物数据不近似于预编数据，则生物数据的厌证据不通过，且进入步骤S905。
在步骤S904中，解开锁定。
在步骤S905，维持锁定。也就是说，预编数据可以设计为一生物密钥。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (19)

1.一种相变化存储器的写入方法，其中该相变化存储器具有多个存储单元，该写入方法包括：
施加至少一加压脉波以老化这些存储单元的至少其中之一；
施加一起始脉波至该相变化存储器的所有的这些存储单元，以降低各该存储单元的阻抗；
施加一侦测脉波至该相变化存储器的所有的这些存储单元，以侦测其中已老化的部份这些存储单元与未老化的部份这些存储单元；
施加一设定脉波于已老化的部份这些存储单元；并且
施加一复位脉波于未老化的部份这些存储单元；
其中，所述老化为关键复位电流增加，若这些存储单元的其中之一的阻抗低于一预定值，则具有低于该预定值的阻抗的该存储单元被读取为位于已老化状态；若这些存储单元的其中之一的阻抗不低于该预定值，则具有不低于该预定值的阻抗的该存储单元被读取为位于未老化状态。
2.根据权利要求1所述的相变化存储器的写入方法，更包括：
焊接该相变化存储器于一基板上，其中施加该至少一加压脉波的步骤是执行于焊接该相变化存储器的步骤之前。
3.根据权利要求1所述的相变化存储器的写入方法，其中该预定值为100千欧姆。
4.根据权利要求1所述的相变化存储器的写入方法，其中施加该设定脉波的步骤及施加该复位脉波的步骤是执行于焊接该相变化存储器的步骤之后。
5.根据权利要求1所述的相变化存储器的写入方法，其中该侦测脉波是持续100纳秒～1000微秒的100～400微安培的电流。
6.根据权利要求1所述的相变化存储器的写入方法，其中该侦测脉波的电流高于该起始脉波的电流。
7.根据权利要求1所述的相变化存储器的写入方法，其中该侦测脉波的电流为50％～95％的该复位脉波的电流。
8.根据权利要求1所述的相变化存储器的写入方法，其中该侦测脉波的电流为145-215微安培。
9.根据权利要求1所述的相变化存储器的写入方法，其中该起始脉波相同于该设定脉波。
10.根据权利要求1所述的相变化存储器的写入方法，其中该起始脉波不同于该设定脉波。
11.一种相变化存储器的读取方法，其中该相变化存储器具有多个存储单元，该读取方法包括：
施加一起始脉波至该相变化存储器的所有的这些存储单元，以降低各该存储单元的阻抗；
施加一侦测脉波至该相变化存储器的所有的这些存储单元，以侦测各该存储单元的阻抗；
若这些存储单元的其中之一的阻抗低于一预定值，则判断为低阻态，具有低于该预定值的阻抗的该存储单元被读取为位于已老化状态；以及
若这些存储单元的其中之一的阻抗不低于该预定值，则判断为高阻态，具有不低于该预定值的阻抗的该存储单元被读取为位于未老化状态。
12.根据权利要求11所述的相变化存储器的读取方法，其中该侦测脉波是持续100纳秒～1000微秒的100～400微安培的电流。
13.根据权利要求11所述的相变化存储器的读取方法，其中该侦测脉波的电流高于该起始脉波的电流。
14.根据权利要求11所述的相变化存储器的读取方法，其中该侦测脉波的电流为145-215微安培。
15.根据权利要求11所述的相变化存储器的读取方法，其中该预定值为100千欧姆。
16.一种相变化存储器，具有多个存储单元，该相变化存储器包括：
一预编数据，其中该预编数据的写入程序是通过施加至少一加压脉波以老化这些存储单元的至少其中之一；以及
一用户数据，其中该用户数据的写入程序是通过施加一设定脉波或一复位脉波于这些存储单元的至少其中之一，以使其结晶化或非结晶化，该用户数据与该预编数据无相关性；
其中，所述老化为关键复位电流增加，若这些存储单元的其中之一的阻抗低于一预定值，则具有低于该预定值的阻抗的该存储单元被读取为位于已老化状态；若这些存储单元的其中之一的阻抗不低于该预定值，则具有不低于该预定值的阻抗的该存储单元被读取为位于未老化状态。
17.根据权利要求16所述的相变化存储器，其中该预编数据为一安全密钥。
18.根据权利要求16所述的相变化存储器，其中该相变化存储器的该预编数据用以保存于摄氏300度以上的环境。
19.根据权利要求16所述的相变化存储器，其中该预编数据不同于该用户数据。
CN201410208786.6A 2013-06-21 2014-05-16 相变化存储器、其写入方法及其读取方法 Active CN104241526B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201361837647P 2013-06-21 2013-06-21
US61/837,647 2013-06-21

Publications (2)

Publication Number Publication Date
CN104241526A CN104241526A (zh) 2014-12-24
CN104241526B true CN104241526B (zh) 2017-01-11

Family

ID=52110813

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410208786.6A Active CN104241526B (zh) 2013-06-21 2014-05-16 相变化存储器、其写入方法及其读取方法

Country Status (3)

Country Link
US (1) US9396793B2 (zh)
CN (1) CN104241526B (zh)
TW (1) TWI571872B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7742985B1 (en) * 2003-06-26 2010-06-22 Paypal Inc. Multicurrency exchanges between participants of a network-based transaction facility
TWI559303B (zh) * 2015-02-04 2016-11-21 旺宏電子股份有限公司 相變化記憶體之寫入方法及讀取方法
CN105989875B (zh) * 2015-02-09 2019-02-15 旺宏电子股份有限公司 相变化存储器的写入方法及读取方法
US9613691B2 (en) * 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory
US9824767B1 (en) 2016-06-29 2017-11-21 Intel Corporation Methods and apparatus to reduce threshold voltage drift
JP2020024965A (ja) * 2018-08-06 2020-02-13 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1538540A (zh) * 2003-03-27 2004-10-20 三星电子株式会社 具有恢复功能的相变存储器和方法
CN101471133A (zh) * 2007-12-27 2009-07-01 株式会社日立制作所 半导体装置
CN101889312A (zh) * 2007-12-12 2010-11-17 索尼公司 存储装置及信息再记录方法
CN102044292A (zh) * 2009-09-22 2011-05-04 旺宏电子股份有限公司 通过改变重置振幅的pcm多层单元存储编程
CN103140897A (zh) * 2010-09-24 2013-06-05 英特尔公司 确定相变存储器的访问信息的方法、装置和系统

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6327183B1 (en) * 2000-01-10 2001-12-04 Advanced Micro Devices, Inc. Nonlinear stepped programming voltage
US6570784B2 (en) * 2001-06-29 2003-05-27 Ovonyx, Inc. Programming a phase-change material memory
US7099180B1 (en) * 2005-02-15 2006-08-29 Intel Corporation Phase change memory bits reset through a series of pulses of increasing amplitude
US7423901B2 (en) * 2006-03-03 2008-09-09 Marvell World Trade, Ltd. Calibration system for writing and reading multiple states into phase change memory
KR100934851B1 (ko) * 2007-08-10 2010-01-06 주식회사 하이닉스반도체 상 변화 메모리 장치 및 그 동작방법
KR101291721B1 (ko) * 2007-12-03 2013-07-31 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템
KR101069680B1 (ko) * 2009-07-29 2011-10-04 주식회사 하이닉스반도체 비휘발성 반도체 메모리 회로 및 그의 제어 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1538540A (zh) * 2003-03-27 2004-10-20 三星电子株式会社 具有恢复功能的相变存储器和方法
CN101889312A (zh) * 2007-12-12 2010-11-17 索尼公司 存储装置及信息再记录方法
CN101471133A (zh) * 2007-12-27 2009-07-01 株式会社日立制作所 半导体装置
CN102044292A (zh) * 2009-09-22 2011-05-04 旺宏电子股份有限公司 通过改变重置振幅的pcm多层单元存储编程
CN103140897A (zh) * 2010-09-24 2013-06-05 英特尔公司 确定相变存储器的访问信息的方法、装置和系统

Also Published As

Publication number Publication date
US9396793B2 (en) 2016-07-19
US20140376308A1 (en) 2014-12-25
CN104241526A (zh) 2014-12-24
TWI571872B (zh) 2017-02-21
TW201511005A (zh) 2015-03-16

Similar Documents

Publication Publication Date Title
CN104241526B (zh) 相变化存储器、其写入方法及其读取方法
JP6587188B2 (ja) 乱数処理装置、集積回路カード、および乱数処理方法
JP6474056B2 (ja) 耐タンパ性を有する不揮発性メモリ装置、集積回路カード、不揮発性メモリ装置の認証方法、不揮発性メモリ装置を用いた暗号化方法および復号化方法
CN107437432B (zh) 认证装置及认证方法
US11003365B2 (en) Methods and related devices for operating a memory array
JP2017011678A (ja) 耐タンパ性を有する不揮発性メモリ装置および集積回路カード、不揮発性メモリ装置の認証方法、個体識別情報生成方法
US8036016B2 (en) Maintenance process to enhance memory endurance
JP2016105344A (ja) 耐タンパ性を有する不揮発性メモリ装置、および集積回路カード
JP2016105278A (ja) 耐タンパ性を有する不揮発性メモリ装置、および集積回路カード
EP3304561B1 (en) Memory circuit using resistive random access memory arrays in a secure element
US11438154B2 (en) Data cryptographic devices and memory systems
TW201037703A (en) Data integrity preservation in spin transfer torque magnetoresistive random access memory
JP2016509731A (ja) メモリ・デバイスの内容を保護するための方法およびメモリ・デバイス
KR102628010B1 (ko) 가상 암호화 연산을 수행하는 암호화 회로
EP3136286B1 (en) Data processing system with secure key generation
Kommareddy et al. Are crossbar memories secure? new security vulnerabilities in crossbar memories
US11195582B2 (en) Non-volatile memory device and method of writing to non-volatile memory device
US20210097180A1 (en) Device intrusion detection via variable code comparison
US20140229665A1 (en) Mobile Personalized Boot Data
US8681570B2 (en) Methods and systems for memory devices with asymmetric switching characteristics
CN105989875A (zh) 相变化存储器的写入方法及读取方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant