CN104218076B - 双高阻层槽形栅多晶硅结构的联栅晶体管 - Google Patents

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Abstract

本发明涉及一种双高阻层槽形栅多晶硅结构的联栅晶体管，在其下层为N+型低电阻率层、上层为N型高电阻率层的硅衬底片的上表面有多个N+型的高掺杂浓度的发射区，该发射区的上面连接着N+型的掺杂多晶硅层，其特点是：所述硅衬底片的N型高电阻率层分为上下两层，N型高电阻率层的上层的电阻率高于N型高电阻率层的下层的电阻率；下层的电阻率为2‑9Ω·cm；下层的厚度为13‑40μm。本发明的优点是：能用较小管芯做较高的功率，抗冲击能力强，具有高性价比和高可靠性的功效。

Description

双高阻层槽形栅多晶硅结构的联栅晶体管
技术领域
本发明涉及一种双高阻层槽形栅多晶硅结构的联栅晶体管，属于硅半导体器件技术领域。
背景技术
有关槽形栅多晶硅结构的联栅晶体管，在中国发明专利申请公布说明书公开号为CN101527317A名称为《槽型栅多晶硅结构的联栅晶体管》中所表述的基本结构如下：在其下层为第一导电类型低电阻率层、上层为第一导电类型高电阻率层的硅衬底片的上表面有多条第一导电类型的高掺杂浓度的发射区，发射区的上面连接着第一导电类型的掺杂多晶硅层，该掺杂多晶硅层与发射极金属层连接，每条发射区的周围有第二导电类型的基区，基区的侧面连着掺杂浓度比基区高、深度比基区深度深的第二导电类型的槽形栅区，每条槽的底面和侧面覆盖着绝缘层，侧面绝缘层延伸到硅衬底片的上表面，栅区与栅极金属层相连，硅衬底片的上层位于基区以下和栅区以下的部分为集电区，硅衬底片的下层是集电极，集电极的下表面与集电极金属层相连。
该发明专利说明书的图4是硅衬底片的第一导电类型高电阻率层上层为双层的实施例的结构图。该实施例取第一导电类型为N型，第二导电类型为P型。该实施例的硅衬底片的上层N型高阻层41分为两层，靠上面一层411的电阻率高些，为60Ω·cm，厚度为20μm，靠下面一层412的电阻率低些，为20Ω·cm，厚度为40μm。该发明专利的说明书说明，这种双层结构的高阻层，能够有效地抑制集电极与基极之间的PN结势垒在大电流的转移收缩效应，提高器件的抗雪崩击穿能力，从而提高器件长期工作的可靠性。
但是，这种双层结构的高阻层(高阻层即是高电阻率层)的规格参数不够好，其抑制基极与集电极之间的PN结势垒在大电流下的转移收缩效应以提高器件的抗雪崩击穿能力不够强。
槽型栅多晶硅结构的联栅晶体管普遍采用第一导电类型为N型，第二导电类型为P型。槽型栅多晶硅结构的联栅晶体管的主要失效机理是二次击穿，二次击穿是热电击穿，既有热击穿机制，也有电击穿机制。槽型栅多晶硅结构的联栅晶体管在开关应用中实际发生的二次击穿往往是热击穿和电击穿两种机制共同作用相互加强的结果。其中，热击穿机制是指在管芯中，由于电流分布的不均匀造成局部“热点”，热点处电流增大，致使局部温度更高，进而电流更大，如此循环往复。当散热赶不上发热时，局部温度越来越高，最后烧毁。电击穿机制是指基极与集电极之间的PN结势垒即集电结势垒在大电流作用下向硅衬底片的上层与下层的交界处发生转移收缩。随着电流的增加，集电结势垒的收缩增强，集电结势垒宽度减小，集电结势垒区域中的最高电场不断增高，当最高电场达到极限电场时发生雪崩击穿。雪崩击穿导致电流进一步增大，而电流增大又导致势垒进一步收缩，循环往复，呈现出负阻特性。所以，这种雪崩击穿称为负阻二次击穿，也称为雪崩二次击穿。发生雪崩二次击穿时的集电结势垒宽度就是刚发生雪崩二次击穿时的集电结势垒的上界面与下界面之间的距离。集电极与发射极之间的电流主要从基区与集电区的交界处通过，而从栅区与集电区的交界处通过的电流比较少，集电结势垒的转移收缩主要表现为从基区与集电区的交界处往硅衬底片的上层与下层的交界处转移收缩。硅衬底片的下层是N+型低电阻率层，集电结势垒不能够往硅衬底片的下层延伸，集电结势垒的下界面止于硅衬底片的上层与下层的交界处。因此，发生雪崩二次击穿时的集电区压缩宽度就是从基区与集电区的交界处到发生雪崩二次击穿时的集电结势垒的上界面的距离。依据雪崩二次击穿的机理，槽型栅多晶硅结构的联栅晶体管的抗雪崩二次击穿的能力取决于发生雪崩二次击穿时在集电区压缩宽度区域内的单位面积的施主杂质总量M。硅衬底片的上层为双层高阻层的槽型栅多晶硅结构的联栅晶体管发生雪崩二次击穿时集电区压缩宽度区域内的单位面积的施主杂质总量M由式(1)确定。
M＝(W1-Xb)×Nd1+(W2-D)×Nd2 (1)
其中，W1是高阻层的上层的厚度，Xb是基区与集电区交界处到硅衬底的上表面的距离即是基区结深，Nd1是高阻层的上层的施主杂质浓度，W2是高阻层的下层的厚度，D是发生雪崩二次击穿时的集电结势垒宽度，Nd2是高阻层的下层的施主杂质浓度。
设定基区结深为4μm。
发生雪崩二次击穿时的集电结势垒宽度D由式(2)确定：
BV＝D×EmB/2 (2)
其中，EmB是集电结势垒区域发生雪崩击穿的极限电场，一般取～4E5V/cm，BV是发生雪崩二次击穿时在集电极与发射极之间的电压。
槽型栅多晶硅结构的联栅晶体管主要应用于中压领域的开关工作，即应用于110VAC和220VAC的电子设备和装置。110VAC和220VAC是世界上大多数地区使用的民用交流电压。考虑到电源电压有20％的波动范围等因素，在110V交流电压和220V交流电压经整流滤波后加到槽型栅多晶硅结构的联栅晶体管的集电极与发射极之间的最高电压分别按照200V和400V来估算。
从实测电子设备中的槽型栅多晶硅结构的联栅晶体管集电极与发射极之间的电压波形和电流波形能够看到，在由开态转到关态的瞬间即关断瞬间，电压波形与电流波形有较大的交叠，在交叠部分电流峰值对应的电压约为集电极与发射极之间最高电压的1/3。当集电极与发射极之间的电压升到最高电压的1/2时，电流已经降得较低了。因此，集电极与发射极之间的电压在最高电压的1/2以下，由于电流较小，集电结势垒的转移收缩效应不严重，不会发生雪崩二次击穿。下面把发生雪崩二次击穿时的集电极与发射极之间的电压设定为其最高电压的1/2，用以估算发生雪崩二次击穿时的集电结势垒宽度D。采用110VAC电源，槽型栅多晶硅结构的联栅晶体管的集电极与发射极之间的最高电压200V，发生雪崩二次击穿时集电极与发射极之间的电压BV为100V。由式(2)算出：发生雪崩二次击穿时的集电结势垒宽度D＝5μm。采用220VAC电源，槽型栅多晶硅结构的联栅晶体管的集电极与发射极之间的最高电压为400V，发生雪崩二次击穿时集电极与发射极之间的电压为200V。由式(2)算出：发生雪崩二次击穿时的集电结势垒宽度D＝10μm。
槽型栅多晶硅结构的联栅晶体管的衬底上层采用双层结构的高电阻率层能够兼顾抗一次击穿和抗二次击穿。双层高阻层的上层的电阻率要比下层高，以使联栅晶体管的BVcbo达到抗击一次击穿的要求。N型硅材料的电阻率越低，施主杂质浓度就越高。双层高阻层的下层的电阻率比较低，其施主杂质浓度就比较高。再匹配适当的双层高阻层的下层的厚度，就能够更有效地抑制集电结势垒在大电流下的转移收缩，还能够兼顾大电流特性，显著地提高槽型栅多晶硅结构的联栅晶体管抗电机制和热机制引发的二次击穿的能力。作为应用于中压领域开关工作的晶体管，槽型栅多晶硅结构的联栅晶体管的可靠性强烈的依赖于双层高阻层的下层的电阻率和厚度，因此，对槽型栅多晶硅结构的联栅晶体管的衬底的双层高阻层的下层的电阻率和厚度进行优化设计十分重要。
下面，通过计算来比较几种双层高阻层的槽型栅多晶硅结构的联栅晶体管在采用110VAC电源或220VAC电源的开关线路应用中的抗二次击穿能力。
第一种双层高阻层：高阻层的上层的电阻率60Ω·cm，厚度20μm，高阻层的下层的电阻率20Ω·cm，厚度为40μm。这是已有技术的双层高阻层结构。
第二种双层高阻层：高阻层的上层的电阻率20Ω·cm，厚度27μm，高阻层的下层的电阻率2Ω·cm，厚度为13μm。
第三种双层高阻层：高阻层的上层的电阻率30Ω·cm，厚度20μm，高阻层的下层的电阻率6Ω·cm，厚度为40μm。
第四种双层高阻层：高阻层的上层的电阻率30Ω·cm，厚度20μm，高阻层的下层的电阻率9Ω·cm，厚度为40μm。
硅衬底的电阻率与杂质浓度有确定的关系，通过专业文献能够查到：电阻率为2Ω·cm的N型硅的施主杂质浓度是2.6E15/cm3，电阻率为6Ω·cm的N型硅的施主杂质浓度是7.0E14/cm3，电阻率为9Ω·cm的N型硅的施主杂质浓度是4.7E14/cm3，电阻率为20Ω·cm的N型硅的施主杂质浓度是2.3E14/cm3，电阻率为30Ω·cm的N型硅的施主杂质浓度是1.7E14/cm3，电阻率为60Ω·cm的N型硅的施主杂质浓度是7.5E13/cm3。
依据以上数据和式(1)作下列计算：
第一种双层高阻层即已有技术的双层高阻层的槽型栅多晶硅结构的联栅晶体管在110VAC的开关应用中发生雪崩二次击穿时集电区压缩宽度区域内单位面积的施主杂质总量M为
(20-4) μm×7.5E13/cm3+(40-5)μm×2.3E14/cm3＝9.25E11/cm2
第二种双层高阻层的槽型栅多晶硅结构的联栅晶体管在110VAC的开关应用中发生雪崩二次击穿时集电区压缩宽度区域内单位面积的施主杂质总量M为
(27-4) μm×2.3E14/cm3+(13-5)μm×2.6E15/cm3＝2.609E12/cm2
第二种双层高阻层的槽型栅多晶硅结构的联栅晶体管在110VAC的开关应用中发生雪崩二次击穿时集电区压缩宽度区域内单位面积的施主杂质总量M是第一种的2.8倍。所以，第二种双层高阻层的槽型栅多晶硅结构的联栅晶体管比已有技术的双层高阻层的槽型栅多晶硅结构的联栅晶体管在110VAC的开关应用中的抗雪崩二次击穿能力强得多。第二种双层高阻层总厚度40μm，而第一种双层高阻层的总厚度60μm。高阻层的总厚度越薄，槽型栅多晶硅结构的联栅晶体管的集电区就越薄，其最大电流Icm就越大。而Icm越大，槽型栅多晶硅结构的联栅晶体管抗热机制引发的二次击穿能力就越强。所以，第二种双层高阻层的槽型栅多晶硅结构的联栅晶体管比已有技术的双层高阻层的槽型栅多晶硅结构的联栅晶体管在110VAC的开关应用中的抗热击穿机制引发的二次击穿能力更强。
双层高阻层的下层的电阻率也不是越低越好，硅材料的电阻率越低，能够承受的最高电压越低。电阻率2Ω·cm的N型硅材料能承受的的最高电压为145V。考虑到各种不均匀性如硅材料掺杂的不均匀性，工艺加工的不均匀性以及管芯内电流的不均匀性等等，都会影响实际发生雪崩二次击穿的电压。前述估计在110VAC的开关应用中发生雪崩二次击穿的电压为100V，实际选取硅材料能承受的的最高电压要留出余量，所以，双层高阻层的下层的电阻率不宜低于2Ω·cm。此外，双层高阻层的下层的厚度不宜低于13μm。采用110VAC电源，发生雪崩二次击穿时的集电结势垒宽度D已经达到5μm。当高阻下层厚度13μm时，高阻下层抵抗集电结势垒收缩的宽度仅有8μm。考虑到各种不均匀性，上述8μm的抗收缩余量是不宜再降低了。
比较第一种与第三种第四种双层高阻层的槽型栅多晶硅结构的联栅晶体管在220VAC开关应用中的抗雪崩二次击穿能力。
第一种双层高阻层即已有技术的双层高阻层的槽型栅多晶硅结构的联栅晶体管在220VAC的开关应用中发生雪崩二次击穿时集电区压缩宽度区域内单位面积的施主杂质总量M为
(20-4) μm×7.5E13/cm3+(40-10)μm×2.3E14/cm3＝8.1E11/cm2
第三种双层高阻层的槽型栅多晶硅结构的联栅晶体管在220VAC的开关应用中发生雪崩二次击穿时集电区压缩宽度区域内单位面积的施主杂质总量M为
(20-4) μm×1.7E14/cm3+(40-10)μm×7.0E14/cm3＝2.372E12/cm2
第四种双层高阻层的槽型栅多晶硅结构的联栅晶体管在220VAC的开关应用中发生雪崩二次击穿时集电区压缩宽度区域内单位面积的施主杂质总量M为
(20-4) μm×1.7E14/cm3+(40-10)μm×4.7E14/cm3＝1.682E12/cm2
第三种第四种双层高阻层的槽型栅多晶硅结构的联栅晶体管在220VAC的开关应用中发生雪崩二次击穿时集电区压缩宽度区域内单位面积的施主杂质总量M分别是第一种的2.9倍和2.1倍，所以，第三种第四种双层高阻层的槽型栅多晶硅结构的联栅晶体管比已有技术的双层高阻层结构的槽型栅多晶硅结构的联栅晶体管在220VAC的开关应用中的抗雪崩二次击穿能力强得多。
双层高阻层的下层的电阻率不宜高过9Ω·cm，下层的电阻率越高，施主杂质浓度越低，抗集电结势垒转移收缩能力越弱。双层高阻层的下层的厚度不宜大于40μm，下层太厚了会降低最大电流Icm，使联栅晶体管抗热击穿机制引发的二次击穿能力减弱。
从另一个角度看，发生雪崩二次击穿时集电区压缩宽度区域内单位面积的施主杂质总量M越高，就越能够抵御更大的电流冲击而不发生雪崩二次击穿。因此，第二种双层高阻层的槽型栅多晶硅结构的联栅晶体管比已有技术的双层高阻层的槽型栅多晶硅结构的联栅晶体管在110VAC的开关应用中能够做更大的功率。第三种第四种双层高阻层的槽型栅多晶硅结构的联栅晶体管比已有技术的双层高阻层的槽型栅多晶硅结构的联栅晶体管在220VAC的开关应用中能够做更大的功率。
二次击穿是热电击穿，管芯温度高时更容易发生二次击穿。槽型栅多晶硅结构的联栅晶体管的集电极-发射极电流是穿过硅衬底片的N+型低电阻率层的，如果硅衬底片的N+型低电阻率层的电阻率偏高，则会产生较大的导通功耗，造成管芯温度较高，比较容易发生二次击穿。所以，在采用双高阻层衬底制作槽型栅多晶硅结构的联栅晶体管时，其硅衬底片的N+型低电阻率层的电阻率宜控制在小于0.1Ω·cm。
双高阻层衬底制作的槽型栅多晶硅结构的联栅晶体管的N+型的高掺杂浓度的发射区与该发射区的上面相连接的N+型的掺杂多晶硅层的接触孔的宽度应该大于1μm，以避免在该接触孔的下方发生严重的挤流造成局部升温导致二次击穿。
发明内容
鉴于上述，本发明的目的是在于针对现有技术的不足，提供一种新的双高阻层槽形栅多晶硅结构的联栅晶体管，它可以增强抗雪崩二次击穿能力，增大器件的功率，提高器件的可靠性。
为完成本发明的目的，本发明采取的技术方案是：
一种双高阻层槽形栅多晶硅结构的联栅晶体管，在其下层为N+型低电阻率层、上层为N型高电阻率层的硅衬底片的上表面有多个N+型的高掺杂浓度的发射区，该发射区的上面连接着N+型的掺杂多晶硅层，该掺杂多晶硅层与发射极金属层连接，每个发射区的下面有P型的基区，基区的侧下面连着掺杂浓度比基区高、深度比基区深度深的P+型的槽形栅区，槽形栅区中的每条槽的底面和侧面都覆盖着绝缘层，栅区与栅极金属层相连，硅衬底片的上层位于基区以下和栅区以下的部分为集电区，硅衬底片的下层是集电极，集电极的下表面与集电极金属层相连，其特征在于：
所述硅衬底片的N型高电阻率层分为上下两层，N型高电阻率层的上层的电阻率高于N型高电阻率层的下层的电阻率；
所述硅衬底片的N型高电阻率层的下层的电阻率为2-9Ω·cm；
所述硅衬底片的N型高电阻率层的下层的厚度为13-40μm；
所述硅衬底片的N+型低电阻率层的电阻率小于0.1Ω·cm；
所述N+型的高掺杂浓度的发射区与该发射区的上面相连接的N+型的掺杂多晶硅层的接触孔的宽度大于1μm。
此外，
所述两个相邻的槽形栅区互相交叠。
所述每条槽的侧面绝缘层延伸到硅衬底片的上表面。
所述每条槽的侧面绝缘层的顶部在槽内。
与现有技术相比，本发明的有益效果是：能用较小管芯做较高的功率，抗冲击能力强，具有高性价比和高可靠性的功效。
附图说明：
图1是本发明的一个实施例的结构示意图，该实施例的每条槽的侧面绝缘层延伸到硅衬底片的上表面。
图2是本发明的另一个实施例的结构示意图，该实施例的两个相邻的槽形栅区互相交叠。
图3是本发明的又一个实施例的结构示意图，该实施例的每条槽的侧面绝缘层的顶部在槽内，与槽的顶部相平。
图4是本发明的又一个实施例的结构示意图，该实施例的每条槽的侧面绝缘层的顶部在槽内，侧面绝缘层的顶部低于槽的顶部。
具体实施方式：
本发明涉及一种双高阻层槽形栅多晶硅结构的联栅晶体管，在其下层为N+型低电阻率层、上层为N型高电阻率层的硅衬底片的上表面有多个N+型的高掺杂浓度的发射区，该发射区的上面连接着N+型的掺杂多晶硅层，该掺杂多晶硅层与发射极金属层连接，每个发射区的周围有P型的基区，基区的侧下面连着掺杂浓度比基区高、深度比基区深度深的P+型的槽形栅区，槽形栅区中的每条槽的底面和侧面都覆盖着绝缘层，栅区与栅极金属层相连，硅衬底片的上层位于基区以下和栅区以下的部分为集电区，硅衬底片的下层是集电极，集电极的下表面与集电极金属层相连。其中：
所述硅衬底片的N型高电阻率层分为上下两层，N型高电阻率层的上层的电阻率高于N型高电阻率层的下层的电阻率；
所述硅衬底片的N型高电阻率层的下层的电阻率为2-9Ω·cm；
所述硅衬底片的N型高电阻率层的下层的厚度为13-40μm；
所述硅衬底片的N+型低电阻率层的电阻率小于0.1Ω·cm；
所述N+型的高掺杂浓度的发射区与该发射区的上面相连接的N+型的掺杂多晶硅层的接触孔的宽度大于1μm。
所述两个相邻的槽形栅区互相交叠。
所述每条槽的侧面绝缘层延伸到硅衬底片的上表面。
所述每条槽的侧面绝缘层的顶部在槽内。
下面结合附图详细说明。
在图1所示的槽形栅多晶硅结构的联栅晶体管的实施例中，硅衬底4的下层42为集电极，其为厚度420μm电阻率0.01Ω·cm的N+型硅，上层41为N型双层高阻层：高阻层的上层411的电阻率20Ω·cm，厚度27μm，高阻层的下层412的电阻率2Ω·cm，厚度为13μm。在硅衬底片4的上表面开有多条平行的长条形槽5，两个相邻槽5的间距为20μm，槽5深3μm宽5μm。槽底通过注入硼离子并加以推进而形成P+型高浓度槽形栅区6，硼的表面浓度为1E19-2E20/cm3，结深6μm。硅衬底上层41的上表面通过硼离子注入和扩散，形成P型基区2，P型基区2中硼的表面浓度为1E17-3E18/cm3，结深4μm。硅衬底上层41的上表面覆盖着厚度为0.5-0.6μm的掺磷多晶硅层9，掺磷多晶硅层9与槽5的底部和侧面之间隔着一层由二氧化硅、磷硅玻璃、氮化硅或它们的复合物构成的绝缘层7，绝缘层7延伸到硅衬底片4的上表面，绝缘层7的厚度为1μm，在两个相邻槽5之间的硅衬底上层41的上表面有高磷浓度N+型发射区3，磷的表面浓度高达2-9E20/cm3，N+型发射区3的深度为1.5μm。N+型发射区3是通过把绝缘层7开孔，使掺磷多晶硅层9与硅衬底上层41的上表面相连，并通过掺磷多晶硅层9把磷扩散进入硅衬底上层41的上表面而形成的。发射极金属层1是通过溅射生成的厚度为4μm的铝层，集电极金属层8是厚度为1μm的AuCr-Au金属层。
采用4种不同的双层高阻层的硅衬底片、两种不同尺寸的管芯的复合光刻版，用相同的工艺同时做4种不同双层高阻层衬底的槽型栅多晶硅结构的联栅晶体管芯片，然后划片封装成管子，装入节能灯进行考核比较。
这四种不同的双层高阻层硅衬底的下层都是厚度420μm电阻率0.01Ω·cm的N+型硅。上层为不同的双层高阻层的N型硅。这四种不同的双层高阻层是：
第一种双层高阻层：高阻层的上层的电阻率60Ω·cm，厚度20μm，高阻层的下层的电阻率20Ω·cm，厚度为40μm。这是已有技术的双层高阻层结构。
第二种双层高阻层：高阻层的上层的电阻率20Ω·cm，厚度27μm，高阻层的下层的电阻率2Ω·cm，厚度为13μm。图1所示的实施例所述的衬底为具有第二种双层高阻层的衬底。
第三种双层高阻层：高阻层的上层的电阻率30Ω·cm，厚度20μm，高阻层的下层的电阻率6Ω·cm，厚度为40μm。
第四种双层高阻层：高阻层的上层的电阻率30Ω·cm，厚度20μm，高阻层的下层的电阻率9Ω·cm，厚度为40μm。
两种不同尺寸的管芯，一种是0.7×0.7m m2，一种是1.0×1.0m m2，后者的管芯面积是前者的两倍。
采用第一种双层高阻层即已有技术的双层高阻层的衬底制作的尺寸0.7×0.7mm2的槽型栅多晶硅结构的联栅晶体管管芯封装在TO-92管壳里，称之为A1管，将尺寸1.0×1.0m m2的称之为A2管。采用第二种双层高阻层的衬底制作的尺寸0.7×0.7m m2的槽型栅多晶硅结构的联栅晶体管管芯封装在TO-92管壳里，称之为B1管，尺寸1.0×1.0m m2的称之为B2管。采用第三种双层高阻层的衬底制作的尺寸0.7×0.7m m2的槽型栅多晶硅结构的联栅晶体管管芯封装在TO-92管壳里，称之为C1管，尺寸1.0×1.0m m2的称之为C2管。采用第四种双层高阻层的衬底制作的尺寸0.7×0.7m m2的槽型栅多晶硅结构的联栅晶体管管芯封装在TO-92管壳里，称之为D1管，尺寸1.0×1.0m m2的称之为D2管。
实施效果：
一已有技术的A1、A2管子与本发明的B1、B2管子的比较
用低压线路，把A1管、A2管、B1管、B2管各装6只3U-110节能灯，然后同时放进100℃烘箱进行阶梯升压开关冲击。灯功率是在室温下用120VAC的电压开灯30分后的数值。开始灯功率调得比较低，电压阶梯为110V-120V-130V-140V-150V，每个电压阶梯点灯60分钟后做关灯10秒开灯60秒的冲击，共20次，通过后，进入下一个阶梯开关冲击。待通过150V20次开关冲击后，把节能灯的功率调大，再重复进行110V至150V的开关冲击。
结果：A1管能够通过20W 140V 3-15次开关冲击考核，A2管能够通过24W150V5-16次开关冲击考核。B1管能够通过25W 150V 10-18次开关冲击考核，B2管能够通过27W 150V9-19次开关冲击考核。
B1管芯面积仅为A2管芯面积的1/2，而抗冲击能力更强。对比实验证明，在110VAC的开关应用中，本发明的管芯的性价比是已有技术的管芯的两倍以上。
二已有技术的A1、A2管子与本发明的C1、C2管子以及D1、D2管子的比较
用常压线路，把A1管、A2管、C1管、C2管以及D1、D2管各装6只4圈螺旋灯节能灯，同时放进100℃烘箱进行阶梯升压开关冲击。灯功率是在室温下用230VAC的电压开灯30分后的数值。开始灯功率调得比较低，电压阶梯为220V-240V-260V-280V-300V，每个电压阶梯点灯60分钟后做关灯10秒开灯60秒的冲击，共20次，通过后，进入下一个阶梯开关冲击。待通过300V20次开关冲击后，把节能灯的功率调大，再重复进行220V至300V的开关冲击。
结果：A1管能够通过21W 280V 3-15次开关冲击考核，A2管能够通过25W 280V5-16次开关冲击考核。C1管能够通过26W 300V10-18次开关冲击考核，C2管能够通过28W 300V11-19次开关冲击考核。D1管能够通过25W 300V 10-15次开关冲击考核，D2管能够通过27W300V 10-17次开关冲击考核。
C1管芯面积与D1管芯面积都是A2管芯面积的1/2，而抗冲击能力更强。对比实验证明，在220VAC的开关应用中，本发明技术管芯的性价比是已有技术管芯的两倍以上。
本发明的技术方案可以通过版图设计把相邻槽型栅区的距离缩小，通过工艺设计把槽型栅区的结深加深，同时侧向加宽，使得相邻的两个槽型栅区互相交叠形成P型杂质浓度较低的基区，从而减少一次基区光刻及基区注入和高温推进工艺，显著地降低了成本。图2是本发明的两个相邻栅区相互交叠的实施例的结构示意图。图2与图1不同之处在于槽型栅区深度达到10μm，没有单独进行基区硼离子注入和扩散形成的基区2。基区是靠相邻的两个槽型栅区互相交叠而成。
在图3所示的本发明实施例中，每条槽的侧面绝缘层的顶部与槽的顶部相平。在图4所示的本发明实施例中，每条槽的侧面绝缘层的顶部低于槽的顶部。以上两种实施例的共同特征是每条槽的侧面绝缘层的顶部在槽内。而图1所示实施例中每条槽的侧面绝缘层延伸到硅衬底片的上表面。在图3所示实施例和图4所示实施例中，在槽外硅衬底的上表面没有绝缘层，槽的侧面的多晶硅的高度(即槽底部多晶硅的上表面到槽外多晶硅的上表面之间的距离)比图1减小了一个绝缘层的厚度，使侧面薄铝层的高度显著地减小，从而有利于减小发射极铝条的总电阻，增加管芯内部电流的均匀性。发射极金属层1是通过溅射生成的厚度为4μm的铝层。溅射的特点是槽的侧面的铝层比槽外上表面的铝层薄得多。槽外上表面的铝层为4μm而槽的侧面的铝层不到1μm，所以，侧面铝层的薄层电阻比正面铝层的薄层电阻大得多。发射极铝条要横跨过多达几十条甚至几百条槽型栅区，而槽的侧面的铝层比槽外正面的铝层薄得多，所以，槽的侧面的薄铝的总电阻占发射极铝条的总电阻的很大一部分，有时甚至是主要的部分。槽的侧面绝缘层的顶部在槽内，就减小了侧面的薄铝的高度，从而显著地减小了发射极铝条的总电阻。
本发明的发射区的形状可以为条形、正方形、六角形、圆形或其他形状，通常采用条形。为简便，说明书的多处描述采用了发射区为条形，基区为条形，槽为条形，由互相正交的槽围成的台面为条形。这是一种普通的功率晶体管的指叉形结构。
本发明的发射区的下面连接有P型基区，在槽距比较小、发射区的窗口比较大的情况下，发射区的侧面可以直接连接到槽形栅区的槽的侧壁绝缘层。图3和图4表示了发射区的侧面直接连接到槽形栅区的槽的侧壁绝缘层的情形。
本发明的双层高阻层的下层的电阻率可以是不均匀的，只要求平均值在2-9Ω·cm，本发明的双层高阻层的上层电阻率也可以是不均匀的，只要求上层的平均电阻率高于下层的平均电阻率。
需要申明的是，上述实施例仅用于对本发明进行说明而非对本发明进行限制，因此，对于本领域的技术人员来说，在不背离本发明精神和范围的情况下对它进行各种显而易见的改变，都应在本发明的保护范围之内。

Claims (4)

1.一种双高阻层槽形栅多晶硅结构的联栅晶体管，在所述联栅晶体管的下层为N+型低电阻率层、上层为N型高电阻率层的硅衬底片的上表面有多个N+型的高掺杂浓度的发射区，该发射区的上面连接着N+型的掺杂多晶硅层，该掺杂多晶硅层与发射极金属层连接，每个发射区的下面有P型的基区，基区的侧下面连着掺杂浓度比基区高、深度比基区深度深的P+型的槽形栅区，槽形栅区中的每条槽的底面和侧面都覆盖着绝缘层，栅区与栅极金属层相连，硅衬底片的上层位于基区以下和栅区以下的部分为集电区，硅衬底片的下层是集电极，集电极的下表面与集电极金属层相连，其特征在于：
所述硅衬底片的N型高电阻率层分为上下两层，N型高电阻率层的上层的电阻率高于N型高电阻率层的下层的电阻率；
所述硅衬底片的N型高电阻率层的下层的电阻率为2-9Ω·cm；
所述硅衬底片的N型高电阻率层的下层的厚度为13-40μm；
所述硅衬底片的N+型低电阻率层的电阻率小于0.1Ω·cm；
所述N+型的高掺杂浓度的发射区与该发射区的上面相连接的N+型的掺杂多晶硅层的接触孔的宽度大于1μm。
2.如权利要求1所述的双高阻层槽形栅多晶硅结构的联栅晶体管，其特征在于：
所述两个相邻的槽形栅区互相交叠。
3.如权利要求1所述的双高阻层槽形栅多晶硅结构的联栅晶体管，其特征在于：
所述每条槽的侧面绝缘层延伸到硅衬底片的上表面。
4.如权利要求1所述的双高阻层槽形栅多晶硅结构的联栅晶体管，其特征在于：
所述每条槽的侧面绝缘层的顶部在槽内。
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