CN104215307B - 用于流量标准装置的双计时脉冲插值计数器及其实现方法 - Google Patents

Abstract

本发明涉及一种用于流量标准装置的双计时脉冲插值计数器及其实现方法，利用FPGA强大资源设计计时器T1模块、计时器T2模块、计数器N模块、双计时脉冲插值运算模块，计时器T2模块产生门控信号内的时间间隔，计数器N模块一个门控时间间隔内流量计完整脉冲数，计时器T1产生门控时间间隔内完整流量计脉冲的时间间隔，两个计时器和一个计数器采集的数据送双计时脉冲插值运算模块，双计时脉冲插值运算模块进行门控时间间隔内的流量计发出的实际脉冲数计算。本发明应用于传统体积管、小体积管流量标准装置，也可以应用于钟罩、静态法、标准表法等其它常规流量标准装置中；可以大大缩短流量计标定时间和减小标准装置的体积，提高流量计标定精度。

Description

用于流量标准装置的双计时脉冲插值计数器及其实现方法

技术领域

本发明涉及一种高精度计数器，特别涉及一种用于流量标准装置的双计时脉冲插值计数器及其实现方法。

背景技术

双计时脉冲插值技术主要应用于脉冲输出型流量计的标定过程中。当流量标准装置标定脉冲输出型流量计（如涡轮流量计、涡街流量计等）时，为了使流量计脉冲计数具有较高的精确度，就要求在标定时间间隔内采集到足够的脉冲数。例如，为了使计数精确度达到0.01%，采集的总脉冲数必须达到10000个以上。然而，通常流量计单位体积流量所产生的脉冲数是有限的，并且传统计数器只能计算完整的脉冲信号所代表的流体流量，残缺脉冲所代表的流体流量是无法测得的，因此造成了计量误差。为了消除这个误差，流量标准装置的体积不得不做得很庞大，标定时间间隔也不得不相对较长。基于脉冲插值技术计数器的出现，有效地解决了这个问题。在双计时法、四倍计时法以及锁相环脉冲插值技术中，双计时法是比较容易实现的，而且可靠性高。当被测流量稳定性较好，流量计产生的脉冲信号波形规则、均匀，双计时法可以实现在门控时间间隔内，累积脉冲少于10000个时，仍能保证0.01%精确度的计数功能，从而可以得到更高精度的流量信息。

发明内容

本发明是针对现有的流量标定装置中，标定过程时间长、标定设备体积庞大以及在较短标定时间间隔内，计数精度较低的问题，提出了一种用于流量标准装置的双计时脉冲插值计数器及其实现方法，该计数器不仅能保证流量计标定精度，而且可以大大缩短标定时间，缩小流量标准装置的体积。

本发明的技术方案为：一种用于流量标准装置的双计时脉冲插值计数器，包括门控信号处理电路、脉冲信号处理电路和算法处理模块，算法处理模块包括门控信号控制模块、计时器T1模块、计时器T2模块、计数器N模块、双计时脉冲插值运算模块，门控信号处理电路将处理后的门控信号送门控信号控制模块，脉冲信号处理电路将处理后的被标定流量计脉冲信号送门控信号控制模块，门控信号控制模块触发两个计时器模块和计数器模块工作，计时器T2模块输出门控信号内的时间间隔，计数器N模块采集一个门控时间间隔内流量计完整脉冲数，计时器T1模块输出门控时间间隔内完整流量计脉冲的时间间隔，两个计时器模块和计数器模块输出数据送双计时脉冲插值运算模块，双计时脉冲插值运算模块进行门控时间间隔内的流量计发出的实际脉冲数计算。

所述算法处理模块采样EP2C5T144C8型号FPGA，所述双计时脉冲插值运算模块包含两个64位整数乘法器、一个64位整数除法器、一个双计时插值算法处理模块和一个动态数据输出控制模块。

所述用于流量标准装置的双计时脉冲插值计数器，还包括显示单元和RS-485输出接口，门控信号处理电路对光电开关产生的门控信号进行滤波、整型、放大处理，然后输出到脉冲信号处理电路的I/O管脚产生T ₂信号；脉冲信号处理电路对被标定流量计输出的脉冲信号进行光电隔离和信号电平转换，转换后信号输出到FPGA的另一个I/O管脚产生T ₁信号，FPGA完成脉冲插值功能和数据处理，通过显示单元显示，同时通过RS-485和上位机通信。

所述用于流量标准装置的双计时脉冲插值计数器实现方法，门控信号控制模块判断门控信号有效时，开启计数器N模块、计时器T1模块和计时器T2模块，在门控信号无效时则关闭相应计数器模块和计时器模块，并且向双计时脉冲插值运算模块发送计数完毕信号；双计时脉冲插值运算模块采用下式进行一个门控时间间隔内的流量计发出的实际脉冲数的计算：

，

其中T ₁为计时器T2模块输出的一个门控时间间隔内N个完整脉冲的时间间隔；T ₂为一个门控时间间隔；完成双计时脉冲插值运算，运算结果保留3位小数；将得到的计数值和计时时间转换后再传输给显示单元驱动模块；RS-485通信模块完成串口自定义的通信协议，实现与上位计算机的通信，当一次计数完毕后，计数器自动向上位机发送累积脉冲个数和门控时间间隔信息。

所述计数器N在一个门控时间间隔内最少采集的流量计脉冲数应满足：

，f为被标定流量计频率，f _c 为算法处理模块的基准时钟频率。

本发明的有益效果在于：本发明用于流量标准装置的双计时脉冲插值计数器及其实现方法，该计数器电路简单、性能可靠、成本低廉。计数器可以应用于传统体积管、小体积管流量标准装置，也可以应用于钟罩、静态法、标准表法等其它常规流量标准装置中。本发明的计数器可以大大缩短流量计标定时间和减小标准装置的体积，提高流量计标定精度。

附图说明

图1为传统计数器计数误差图；

图2为双计时脉冲插值原理图；

图3为本发明用于流量标准装置的双计时脉冲插值计数装置结构示意图；

图4为本发明主程序流程图；

图5是本发明中门控信号逻辑处理流程图。

具体实施方式

一种用于流量标准装置的双计时脉冲插值计数器实现方法包括如下步骤：

1）为了精确得到在门控时间间隔内，流量计发出的累积脉冲个数，必须对门控信号作一定的处理。根据外部功能设定拨码的选择，可以分别对高电平有效、低电平有效或脉冲信号的输入门控信号进行处理，控制系统计数和计时的开始和结束等操作。计数和计时严格在门控信号有效或者无效的时刻进行相应的操作。

2）一般而言，在一个门控时间间隔内，传统计数器最大会产生±1个脉冲周期的误差。

设t _a、t _b分别为计数值中少计入和多计入的部分（单位：s）；被测脉冲的平均周期为T；一个门控gate时间间隔内，整数计数脉冲数为N，如图1所示，则在门控时间间隔内，流量计实际累积脉冲个数N’应为

（1）

式中，。传统计数器只能作整数计数，所以将产生计数误差（绝对值）为

极端情况下，即t _a →0，t _b →T；或t _a →T，t _b →0时，传统计数器误差为Δ=±1。当要求相对误差小于0.01%，即

就要求采集的脉冲数N至少应该大于10000。

由图1的传统计数器计数误差图和图2的双计时脉冲插值原理图可知：

（2）

代入（1）式，可以得到实际累积脉冲个数N’的另一个公式

（3）

式中，T ₁为一个门控时间间隔T ₂内N个完整脉冲的时间间隔；T ₂为一个门控时间间隔；N’为门控时间间隔内的流量计发出的实际脉冲数（精确到±0.001个脉冲数）。

3）假设被测脉冲信号为理想的方波信号，对（3）式求微分，并将微分号改为差分符号，则当对T ₁、T ₂计时时产生△T ₁和△T ₂计时误差时，双计时脉冲插值算法产生的误差为

（4）

式中，即为被标定流量计脉冲间隔的不规则性和流量标准装置试验流量的不稳定性。因为,，则计数装置相对误差（绝对值）为

设Tc为计数装置所选采集输入脉冲芯片的时钟基准周期，因，且忽略被标定流量计脉冲间隔的不规则性和流量标准装置的不稳定性，即，则计数装置最大相对误差为

（5）

式中，f为被标定流量计频率，f _c 为计数装置的基准时钟频率。为了保证N’有优于0.01%的精确度，即，由（5）式得到最少的门控时间间隔（即流量计最短标定时间间隔）应满足

或一个门控时间间隔内，最少采集的流量计脉冲数应满足

（6）

4）设计算法处理模块，包括设计计时器T1模块、计时器T2模块、计数器N模块、双计时脉冲插值运算模块，由于双计时脉冲插值运算的数据较大，所以双计时脉冲插值运算模块中包含两个64位整数乘法器、一个64位整数除法器、一个双计时脉冲插值算法处理模块和一个动态数据输出控制模块。当检测到计数和计时模块结束时，根据（3）式，通过状态机调用乘法器和除法器进行运算，将数据乘以10000000倍进行整数运算，运算结果保留3位小数，该运算结果就是经过插值算法处理后所得到的门控时间间隔内，流量计输出的实际脉冲个数（精确到±0.001个脉冲数），最后将数据输出到数码管显示，同时通过RS485端口输出。

如图3为采用双计时脉冲插值技术实现的，用于流量标准装置的双计时脉冲插值计数器结构示意图。所述采用双计时脉冲插值技术实现的，专用于流量标准装置的双计时脉冲插值计数器包括门控信号处理电路1、输入脉冲信号处理电路2、EP2C5T144C8型号FPGA3、数码管显示器4和RS-485输出接口5。门控信号处理电路1对由光电开关等产生的门控信号进行滤波、整型、放大等处理，然后输出到EP2C5T144C8型号FPGA3的I/O管脚（产生T ₂信号，即图1、2中的gate）。输入脉冲信号处理电路2对被标定流量计输出的脉冲信号（即系统的输入脉冲信号）进行光电隔离和信号电平转换，以转化成幅值为3.3V的信号，输入到EP2C5T144C8型号FPGA3的另一I/O管脚（产生T ₁信号，即图1、2中的pulse）。EP2C5T144C8型号FPGA3完成脉冲插值功能和数据处理，并且完成串口通信协议功能和数码管显示驱动功能。通过数码管显示器4显示脉冲数或门控时间间隔；通过RS-485输出接口5输出脉冲数、门控时间间隔等信息。

如图4为本发明的用于流量标准装置的双计时脉冲插值计数器中的FPGA内部主程序流程图，所述的主程序主要包括门控逻辑控制和计数计时模块6、插值运算模块7、译码模块8、数码管显示驱动模块9和RS-485通信模块10；门控逻辑控制和计数计时模块6完成在门控信号有效时，开启计数器N、计时器T1和计时器T2，在门控信号无效时则关闭相应计数器和计时器，并且向插值运算模块7发送计数完毕信号；插值运算模块7完成双计时脉冲插值运算，运算结果N’保留3位小数；译码模块8分别将得到的计数值和计时时间从二进制译码为ASCII码，再传输给数码管显示驱动模块9，由数码管显示驱动模块9完成数码管显示的驱动，并且根据按键的选择，显示累积脉冲个数或门控时间间隔（s）；RS-485通信模块10则是完成串口自定义的通信协议，实现与上位计算机的通信功能。当一次计数完毕后，计数器自动向上位机发送累积脉冲个数和门控时间间隔等信息；或者在任何时刻，由上位机发送问询，由计数器向上位机发送数据。表1为本发明中自定义串口通信协议数据帧格式。

表1

图5是本发明的门控信号逻辑处理程序流程图。由门控信号模式选择模块11、上电延时模块12、门控信号检测模块13和门控信号延时检测模块14。门控信号模式选择模块11根据拨码开关，选择输入门控信号是高电平有效、低电平有效或脉冲信号有效；将有效的门控信号处理为高电平输出，无效的门控信号处理为低电平输出；上电延时模块12是在系统上电或复位时，延时100us（这是因为电平检测模块非常敏感，在上电或复位的一瞬间，电平容易处于不稳定的状态）；门控信号检测模块13检测到门控信号模式选择模块11输出的高电平则启动计数器N、计时器T ₁和计时器T ₂，检测到门控信号模式选择模块11由高电平变为低电平时，则立刻停止计数器N、计时器T ₁和计时器T ₂，并且启动门控信号延时检测模块14。门控信号延时检测模块14是为了在下一次计数开始之前，确保数据处理完毕，在其延时期间以及结束时刻，门控信号必须为无效状态，否则将一直处于延时状态，这是为了防止干扰信号导致计数器误动作。

Claims (2)

1.一种用于流量标准装置的双计时脉冲插值计数器，其特征在于，包括门控信号处理电路、脉冲信号处理电路和算法处理模块，算法处理模块包括门控信号控制模块、计时器T1模块、计时器T2模块、计数器N模块、双计时脉冲插值运算模块，门控信号处理电路将处理后的门控信号送门控信号控制模块，脉冲信号处理电路将处理后的被标定流量计脉冲信号送门控信号控制模块，门控信号控制模块触发两个计时器模块和计数器模块工作，计时器T2模块输出门控信号内的时间间隔，计数器N模块采集一个门控时间间隔内流量计完整脉冲数，计时器T1模块输出门控时间间隔内完整流量计脉冲的时间间隔，两个计时器模块和计数器模块输出数据送双计时脉冲插值运算模块，双计时脉冲插值运算模块进行门控时间间隔内的流量计发出的实际脉冲数计算。

2.权利要求1所述用于流量标准装置的双计时脉冲插值计数器实现方法，其特征在于，门控信号控制模块判断门控信号有效时，开启计数器N模块、计时器T1模块和计时器T2模块，在门控信号无效时则关闭相应计数器模块和计时器模块，并且向双计时脉冲插值运算模块发送计数完毕信号；双计时脉冲插值运算模块采用下式进行一个门控时间间隔内的流量计发出的实际脉冲数的计算：

，

其中T ₁为计时器T2模块输出的一个门控时间间隔内N个完整脉冲的时间间隔；T ₂为一个门控时间间隔；完成双计时脉冲插值运算，运算结果保留3位小数；将得到的计数值和计时时间转换后再传输给显示单元驱动模块；RS-485通信模块完成串口自定义的通信协议，实现与上位计算机的通信，当一次计数完毕后，计数器自动向上位机发送累积脉冲个数和门控时间间隔信息。