CN104205781A - 超高速芯片互连通信 - Google Patents

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Abstract

本文提供了用于设备中的单元之间的低功率、高带宽通信的接口。该接口包括USB3.0系统接口和被配置为促进USB3.0系统接口和M-PHY接口之间的通信的超高速芯片互连（SSIC）协议适配器。

Description

超高速芯片互连通信
技术领域
本发明涉及使用超高速芯片互连（SSIC, SuperSpeed inter-chip）的设备中的芯片互连通信的使用。
背景技术
诸如智能电话和平板机之类的移动计算和通信平台往往由应用处理器片上系统（SoC）和诸如蜂窝调制解调器、无线联网（WiFi）设备和NAND储存器设备之类的其他硬件设备组成。这些硬件组件之间的通信要求定义接口、用于实施该接口的诸如控制器之类的硬件组件和用于控制通信的关联的软件栈。所要求的硬件和软件组件的开发和用于确保实施方式为最优的后续调谐是能够影响解决方案的销售时间的资源密集型运用。当前通过在平台内部使用的高速芯片互连接口来处理芯片互连通信，以与设备进行通信。然而，该接口被限制在480 Mbps且不提供带宽可伸缩性。如本文所使用的，芯片互连指示设备内部的通信，其可以在芯片或内部电路板之间。
通用串行总线（USB）是用于大量计算和消费者应用的选择的普遍存在的外围设备互连。许多系统提供软件驱动器的全面集合来支持通常可用的USB外围设备。此外，存在现存的USB生态系统，其包括USB硅供应者、设计公司以及将USB主机和外围设备的产品制造商的实施成本降低的验证和测试出售者。USB 3.0规范添加对于5Gbps的传输速度的支持，以解决对更高带宽的需要。然而，USB 3.0规范不满足嵌入式芯片互连接口关于功率和EMI健壮性的需求。
附图说明
图1是可根据实施例使用的计算系统的框图；
图2是可根据实施例使用的SSIC（超高速芯片互连）实施方式的示意图；
图3是根据实施例的SSIC实施方式的框图；
图4是根据实施例的用于通过SSIC链路发送数据的方法的流程图；
图5是根据实施例的用于设备中的SSIC通信的方法的流程图；以及
图6是根据实施例的保存用于实施SSIC通信的程序的非瞬变机器可读介质。
贯穿本公开和附图使用相同的附图标记来指代相似的组件和特征。100系列中的附图标记指的是最初见于图1中的特征；200系列中的附图标记指的是最初见于图2中的特征；等等。
具体实施方式
当前USB 3.0规范提供了与外部设备的例如高达大约5GB或更高的高速对接。然而，由于超高速物理层（PHY）的高功率消耗，对于始终连接的设备不能在移动式平台内部使用标准USB 3.0超高速接口。例如，由于超高速PHY被设计为驱动大约三米长度的电缆，所以与设备内的芯片互连通信所需的相比，功率需求要高得多。此外，被用于与外部设备对接的驱动器未调谐通信频率来避免针对诸如与移动提供商一起用于无线广域网（WWAN）通信的内部无线电调制解调器之类的其他设备的EMI问题。为了解决该需要，本文描述的实施例实施超高速芯片互连（SSIC）接口作为USB 3.0的优化的芯片互连版本。
SSIC接口将针对超高速协议的健壮软件支持与低功率移动产业处理器接口（MIPI）物理层（M-PHY）进行组合，以提供能够以最小的资源投资在移动式平台中使用的接口。与往往固定在5Gbps的标准超高速不同，SSIC提供了以低到1.25Gbps开始的可伸缩的带宽，以减少接口的功率消耗。SSIC使用MIPI M-PHY规范作为互连的物理层以满足嵌入式芯片互连接口的需求。MIPI M-PHY规范描述了具有高带宽能力的串行物理层技术，其具体地针对移动式应用而被开发以便获取与非常好的功率系数组合的低引脚计数。
然而，M-PHY规范是在假定将开发新的操作和访问软件来替换当前软件接口的情况下开发的。在本文的实施例中描述的SSIC协议适配器起到标准USB 3.0超高速媒体访问控制器（MAC）和M-PHY单元之间的中间单元的作用，在所连接的单元中的每一个之间转换响应，并且在允许重用当前技术的同时提供高速通信。
在以下描述和权利要求中，可以使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语不旨在作为彼此的同义词。更确切些，在特定实施例中，可以使用“连接”来指示两个或更多元件与彼此直接物理或电接触。“耦合”可以意指两个或更多元件直接物理或电接触。然而，“耦合”也可以意指两个或更多元件与彼此不直接接触，但还仍然与彼此协作或交互。
可以以硬件、固件和软件中的一个或组合来实施某些实施例。也可以将某些实施例实施为存储在机器可读介质上的可由计算平台读取和执行以执行本文描述的操作的指令。机器可读介质可以包括用于以机器（例如计算机）可读的形式存储或传送信息的任何机制。例如，除了其他以外，机器可读介质可以包括：只读存储器（ROM）；随机存取存储器（RAM）；磁盘储存器介质；光学储存介质；闪存设备；或者电、光、声或其他形式的所传播的信号，例如载波、红外信号、数字信号或发射和/或接收信号的接口。
实施例是实施方式或示例。在说明书中对“一实施例”、“一个实施例”、“一些实施例”、“各个实施例”或“其他实施例”的引用意指与实施例结合描述的特定特征、结构或特性被包括在至少一些实施例中，而不必被包括在本发明的所有实施例中。各种出现的“一实施例”、“一个实施例”或“一些实施例”不必都指代相同的实施例。
不是所有本文描述和图示的组件、特征、结构、特性等都需要被包括在特定的一个或多个实施例中。如果说明书声明了组件、特征、结构或特性例如“可以”、“可能”、“能够”或“会”被包括，则不要求特定组件、特征、结构或特性被包括。如果说明书或权利要求引用“一”要素，这不意指仅仅存在要素之一。如果说明书或权利要求引用“附加的”要素，这不排除存在多于一个附加的要素。
应当注意，尽管已经参考特定实施方式描述了某些实施例，但根据某些实施例，其他实施方式是可能的。另外，不必以所图示和所描述的特定方式布置在附图中图示和/或本文描述的电路元件或其他特征的布置和/或次序。根据某些实施例，许多其他布置是可能的。
在图中示出的每个系统中，在一些情况下的要素可能每一个都具有相同的附图标记或不同的附图标记来暗示所表示的要素可能是不同的和/或类似的。然而，要素可以足够灵活以具有不同的实施方式且与本文示出或描述的一些或所有系统一起工作。在图中示出的各个要素可以相同或不同。哪一个被称为第一要素以及哪一个被称作第二要素是任意的。
图1是可根据实施例使用的计算系统100的框图。计算系统100可以包括智能电话、平板机、膝上型计算机、台式计算机、服务器节点等等。在图1中图示的示例性实施例中，计算设备100包括被构建到能够用于实施智能电话或平板机功能的设备中的许多单元或芯片。
例如，计算设备100能够包括用于实施计算设备100的基本操作的片上系统（SoC）102。显示设备104可以被包括以提供从SoC 102向用户的输出。触摸屏传感器106和运动传感器108能够用于向计算设备100提供用户输入。基带调制解调器110能够用于将计算设备100连接到诸如移动式电话网络之类的无线广域网（WWAN）。计算设备100也可以包括能够例如用于存储诸如视频和音频文件之类的需要以高带宽传递的大量数据的高速储存系统112。如本文所使用的，视频文件包括视频和音频数据两者，并可以包括诸如1920x1080的非隔行分辩率（在1080p规范之下）的那些图像之类的高分辨率视频图像。可以包括高清晰度视频接口114来通过连接到端口116的电缆向外部设备传送视频文件。能够理解，并非所有这些单元都存在于所有实施例中。此外，可以包括任何数目的其他单元来添加其他功能，尤其是诸如播放音频文件的音频系统以及用于连接到无线局域网（WLAN）的无线网络适配器（WIFI）。
SoC 102可以进一步包括处理器118和通过SoC结构120或总线耦合到处理器118的许多其他系统。例如，SoC 102可以通过SoC结构120而耦合到储存系统122。储存系统122可以包括动态ram（DRAM）、静态ram（SRAM）、只读存储器（ROM）和与处理器118相关联的寄存器的任何组合。储存系统122能够用于保存当由处理器118执行时提供SoC 102且因此计算设备100的基本功能的操作数据和程序。例如，程序可以包括电话功能，其用于例如经由使用脉冲编码调制（PCM）对语音信号进行编码的I2S接口124、通过基带调制解调器110来向WWAN拨打语音呼叫。PCM接口126能够用于与基带调制解调器110交换PCM信号。
SoC 102使用显示器驱动器（例如耦合到SoC结构120的MIPI DSI 128（移动产业处理器接口——显示器串行接口））来驱动设备显示器104。MIPI DSI 128通过包括高速时钟通道和一个或多个数据通道的高速点到点串行总线130而耦合到设备显示器104。I2C接口132能够被包括在SoC结构120中以驱动I2C总线134，I2C总线134能够用于将触摸屏传感器106和运动传感器108耦合到SoC  102。
SoC 102可以包括USB 3.0接口来针对外部USB 3.0总线上的设备提供高速接口，例如，高达5GB/s。USB 3.0接口可以包括耦合到SoC结构120的USB 3.0设备控制器136以及被配置为通过设备上的端口140驱动USB电缆的高功率驱动器138。
在本文描述的实施例中，SoC 102可以包括耦合到SoC结构120的超高速芯片互连（SSIC）主机控制器142。SSIC主机控制器142被配置为允许SoC 102与位于计算设备100内的高速设备之间的通信。例如，除了其他以外，这些设备可以包括基带调制解调器110、高速储存系统112和高清晰度视频接口114。
SSIC主机控制器142可以链接到用于与特定设备对接的多个M-PHY。例如，第一M-PHY 144能够将超高速串行接口146驱动至位于基带调制解调器110内的M-PHY 148。基带调制解调器110中的M-PHY 148耦合到SSIC设备控制器150，该SSIC设备控制器150耦合到基带调制解调器110的结构或总线。基带调制解调器110的结构也可以包含I2S接口152，该I2S接口152能够被耦合到PCM接口126来接受来自SoC 102的PCM信号。基带调制解调器110的结构中的RF和天线前端154能够用于将计算设备100耦合到WWAN，以用于语音和数据通信两者。诸如第四代（4G）移动服务之类的高速数据通信可以以大量的带宽进行，通过针对SoC 102的SSIC接口而受益于高速通信。
耦合到SoC 102中的SSIC主机控制器142的第二M-PHY 156能够将超高速串行接口158驱动到位于高速储存系统112内的M-PHY 160。M-PHY 160耦合到SSIC设备控制器162，SSIC设备控制器162耦合到高速储存系统112的结构或总线。高速储存系统112的结构也可以包括诸如SRAM 164或DRAM 166之类的存储器或储存器设备的任何组合。如所描述的那样，高速储存系统112可以用于保存要求用于足够重放的高带宽的大文件，诸如高清晰度视频文件。相应地，高速储存系统112可以受益于面向SoC 102的SSIC接口。此外，面向高速储存系统112的串行接口158可以由多个通道形成，其中，每个通道包括成对的发射和接收线路。每个通道可以例如由设备和主机处的M-PHY的单个集合来支持，并且因此，多通道方法可以包括将多个M-PHY成组以便增加带宽。
耦合到SoC 102中的主机控制器142的另一个M-PHY 168能够将串行接口170驱动到位于高清晰度视频接口114内的M-PHY 172。M-PHY 172耦合到SSIC设备控制器174，SSIC设备控制器174耦合到高清晰度视频接口114的结构或总线。高清晰度视频接口114的结构能够包括例如用于通过连接到端口116的电缆驱动电视或其他设备的高清晰度多媒体接口（HDMI）176。至于高速储存系统112，视频文件的带宽需求可以受益于SSIC。此外，组合多个M-PHY的多通道方法也可以用于增加至高清晰度视频接口114的通信的带宽。
上述每一个SSIC控制器可以使用类似的结构，允许硬件和软件模块的重用。此外，在本文描述的实施例中，当前高速控制器和M-PHY单元之间的新型中间接口或桥允许当前技术中所使用的很多模块的重用。如本文所描述的，桥被称作SSIC协议适配器，且关于图2进一步讨论。
图2是可根据实施例使用的SSIC（超高速芯片互连）实施方式200的示意图。SSIC实施方式200由与包括硬件和软件组件两者的SSIC控制器堆栈204对接的一个或多个M-PHY 202组成。SSIC控制器堆栈204类似于协议层206和USB 3.0系统软件接口208中的当前USB 3.0超高速控制器，以允许重用现存的超高速软件。
链路层210提供流量控制、训练和证实信号以及用于通信链路的分组成帧，如进一步关于图3所描述的。也可以从当前可用的模块构造链路层210，以允许重用所开发的技术。链路层210提供被称作PIPE3 212的遵从USB 3.0的接口，其往往用于与高功率驱动电路对接，以与外部设备进行通信。链路层210还提供用于链路训练状况状态机（LTSSM）214的接口，该接口提供针对SSIC的控制。
在本文描述的实施例中，单独的M-PHY桥框或SSIC协议适配器216提供链路层210和M-PHY 202之间的桥接逻辑。该逻辑执行与SSIC有关的特定功能，包括在链路层210的PIPE3接口与每一个M-PHY 202的基准M-PHY模块接口（RMMI）218之间传递信号。SSIC协议适配器216实施一种机制，其允许SSIC实施方式200使上层（例如SSIC控制器堆栈204）如同其被连接到正常USB 3.0超高速链路那样进行操作。能够通过跟踪链路训练状况状态机（LTSSM）214并向链路层210提供预期的响应来执行该功能。
SSIC实施方式200将对于SSIC控制器堆栈204的USB 3.0超高速协议的当前软件支持与低功率MIPI M-PHY 202进行组合，以实现能够由移动式平台以最小的资源投资利用的SSIC实施方式200。与往往固定在5Gbps的标准超高速不同，SSIC实施方式200提供了以低到1.25 Gbps开始的可伸缩的带宽，以减少接口的功率消耗。关于图3更加详细地对这一点进行讨论。
图3是根据实施例的SSIC实施方式300的框图。也参考图1，SSIC实施方式300能够用于提供SoC 102与诸如基带调制解调器110、高速储存器112或高清晰度视频114之类的其他设备之间的SSIC通信链路。在主机或设备单元中，SSIC实施方式300包括控制堆栈302，该控制堆栈302包括USB软件栈304和USB 3.0超高速媒体访问控制（MAC）306。如本文所描述的，被称作SSIC协议适配器308的桥接层被包括在SSIC实施方式300中，以提供控制堆栈302与MIPI M–PHY 310之间的接口。USB软件栈304、USB 3.0超高速MAC 306和SSIC协议适配器308形成关于图1描述的SSIC主机控制器142。
USB 3.0超高速MAC 306能够以如SSIC规范（例如由高速传动器和速率）所定义的不同链路速度进行操作。USB软件栈304不从用于SSIC实施方式300的标准USB 3.0超高速发生改变。在USB 3.0超高速MAC 306中，协议层312在SSIC实施方式300中也没有发生改变。然而，USB 3.0超高速MAC 306中的链路层314可以具有对于SSIC实施方式300的一些改变，其在SSIC规范中被定义。例如，LTSSM状态机316可以被重新配置为具有诸如握手线路317之类的双向通信，以与SSIC协议适配器308保持同步。为了跟踪链路状态并且控制通信，USB 3.0超高速MAC 306通过PIPE3接口318来与SSIC协议适配器308传递LTSSM状态信息316和数据分组。
SSIC协议适配器308实施USB 3.0超高速MAC 306的PIPE3接口308与M-PHY 310的基准M-PHY模块接口（RMMI）320之间的通信。SSIC协议适配器308实施一种机制，其例如通过跟踪LTSSM 316并在链路上提供预期的响应来允许USB 3.0超高速MAC 306和USB软件栈304如同它们被连接到USB 3.0超高速链路那样进行操作。
为了执行这些功能，SSIC协议适配器308通过RMMI 320从PIPE3接口318向M-PHY 310传递USB 3.0分组，并映射针对SSIC的超高速功率状态。单个PIPE3接口318能够与多个RMMI 320对接以提供多通道通信，如图1中所示。例如，可以将多个M-PHY 144、156和168与单个SSIC主机控制器142一起使用。此外，SSIC协议适配器308如在SSIC规范中描述的那样处理发射加扰器和接收解扰器。
此外，SSIC协议适配器308可以调整链路速度来最小化设备中的单元之间的EMI干扰，例如，如果基带调制解调器移位到类似的频率，则改变数据传送速率。通过SSIC协议适配器308内的个体块来实施这些功能，如以下更加详细地描述。
PA LINK SM（物理适配器链路状态机）322表示用于SSIC协议适配器308的主状态机。PA LINK SM 322汇聚MIPI M-TX和M-RX数据和功率状态来创建针对PIPE3接口318的数据和功率状态。PA LINK SM 322还处理针对各种操作模式和速度的高级控制。如在PIPE3接口318的规范中所定义的，对接收机检测和LFPS接收（低频周期性信号）进行支持。热重置、链路连接和链路断开都在PA LINK SM 322中被实施。跟踪USB 3.0超高速LTSSM状态以将PIPE3功率和数据状态转换到RMMI功率和数据状态，允许USB 3.0超高速MAC如同连接到正常USB 3.0超高速链路那样起作用。
由PA LINK SM 322来控制TX RMMI CTRL 324（发射RMMI控制块）。TX RMMI CTRL 324在高速（HS）数据路径和发射数据复用中包括加扰器。TX RMMI CTRL 324与RMMI接口320的M-TX线路对接，以用于突发业务。TX RMMI CTRL 324还负责多通道配置中的通道管理。在多通道配置中，跨RMMI数据通道上的不同通道对来自PIPE3接口的发射数据进行条纹化。
例如当在USB 3.0超高速MAC 306进行发射的同时M-PHY 310处于STALL模式中时，可以包括TX DLY BUF 326以用于U0.STALL SUPPORT。如进一步关于表1所描述的，连续的逻辑空闲（LI）状态被检测到，以在M-TX中进入MIPI M-PHY STALL状态。 U0.STALL SUPPORT被实施在SSIC协议适配器308中且对USB超高速MAC 306来说是透明的。
PWM / RRAP 328实施脉宽调制（PWM）低速（LS）突发和远程寄存器存取协议（RRAP）支持。RRAP可以用于对远程设备M-PHY中的寄存器进行编程。在RXDETECT.LS-MODE期间，当链路被配置用于自动简档编程时，PWM／RRAP 328接受来自PA LNK SM 322的访问命令。当被配置用于非自动模式时，软件被涉及并且该块接受来自软件或固件的访问命令。
CFG INTF（配置接口）330处理用于M-TX和M-RX两者的本地MIPI M-PHY简档寄存器的编程。主要功能是进入和退出HIBERN8状态、将高速（HS）模式改变为诸如HS-BURST模式、以及使传动器和速率升级或降级。CFG INTF 330接收来自PA LINK SM 332或者来自软件或固件的访问命令。
RX CTRL 332与RMMI接口320的M-RX线路对接。该块的功能包括对M-RX的MIPI功率状态解码、用于校正受制于不同延迟时间的多通道数据的抗偏斜334、以及用于HS数据的解扰器。例如当多个M-PHY实施方式中的弹性缓冲器被禁用时，RX CTRL 332还可以包括弹性缓冲器336。
可以在接收数据路径中启用弹性缓冲器336，以管理主机和设备中的操作频率之间的失配。如果实施了多通道实施方式，则能够与弹性缓冲器334中的功能协调地处理通道至通道抗偏斜管理。偏斜指的是由从源到目的地的不同传输延迟或者由具有例如在M-PHY 310中实施的弹性缓冲器的独立通道引起的通道至通道延迟失配。相应地，为了简化抗偏斜，可以禁用多通道配置中所使用的M-PHY中的弹性缓冲器。
对于多通道配置，RX CTRL 332的主要功能是抗偏斜的管理。抗偏斜缓冲器334的实施方式涉及使用MK0符号和SKP插入或删除功能来寻找突发标记。该标记用于将不同通道上的数据流对齐。因此，跨通道维持传入的数据的完整性。针对多通道配置来实施每通道的解扰器。在解扰之后，从多个通道接收的数据被连结且被发送到PIPE3接口318中的接收数据线路。RX CTRL 332还将个体M-PHY通道功率状态转换到PA LINK SM 322来指示PIPE3接口318的功率状态。在低速脉宽调制（PWM）模式期间，未对所接收的数据进行解扰，但向PWM/RRAP 328发送所接收的数据。
MIPI M-PHY 310是用于SSIC链路的物理层，且遵从MIPI M-PHY规范。MIPI M-PHY 310以不同的高速（HS）传动器和速率实施高带宽串行物理层。其还支持处于传动器1（低速）的比特或PWM方案，用于对远程M-PHY简档进行编程。M-PHY 310经由RMMI接口320来与SSIC协议适配器308对接。在大多数实施方式中，存在边带（SB）总线338来对M-PHY 310中的寄存器进行编程。边带总线338通过端口而耦合到SoC的结构，允许直接访问M-PHY寄存器。MIPI M-PHY 310还能够例如从锁相环（PLL）342提供用于SSIC实施方式300的公共时钟信号340。
SSIC主机/设备链路344能够是USB主机或设备控制器。该链路遵从SSIC [SSIC]规范。对于主机链路，该控制器具有主机功能以及USB系统软件和应用。对于设备链路，该控制器具有设备驱动器和功能。链路的物理层遵从MIPI M-PHY [MPHY]。
建立通信
SSIC协议适配器例如通过映射如表1中所示的MAC和M-PHY之间的预期状态和转移来建立和维持USB超高速MAC和M-PHY层之间的通信。因此，在握手线路外，M-PHY的功能通常对MAC来说是不可见的，并且MAC如同连接到标准高速USB 3.0 PHY（物理层）那样来执行。对于处于操作系统级和更高的软件，链路通常显现为标准USB 3.0。
建立通信的过程开始于状态1，其中MAC中的链路训练和状况状态机处于超高速禁用状态（SS.DISABLED）中。在这一点上，M-PHY也被断电（不加电/禁用）。当链路没有被供电时，或如果已经断言本地重置，则链路处于该状态中。当LTSSM例如通过对本地重置取消断言来转移到更活动的状态时，如状态2中所示，MAC从SS.DISABLED转移到RX.DETECT。SSIC协议适配器然后能够将M-PHY从禁用转移到HIBERN8。
SSIC协议适配器不采取由MAC的LTSSM发出的RX.DETECT命令（状态3）上的动作，但返回“没有检测到设备”响应来保持适用于链路的MAC。同时，SSIC协议适配器使用M-PHY检测机制来确定是否有任何其他设备耦合到该链路。具体地，M-PHY发射机（Tx）发送被称作DIFF N（或DIF N）的零信号来触发所耦合的设备的激活（Tactivate），同时M-PHY接收机寻找DIFF N来触发接收（Tactivation）。
一旦M-PHY检测到例如由所耦合的设备进行的激活，链路系统就可以进入状态4。当MPHY Tx已经完成发送对于Tactivate的DIFF-N并且MPHY Rx已经接收到对应的DIFF-N信号时，这会发生。SSIC协议适配器然后使M-PHY进入高速（HS）状态，其中其准备好发送训练符号。训练符号是由接收机使用以与发射机建立高速链路的数据模式的集合。在训练完成之后，SSIC协议适配器向MAC发送设备耦合到链路的信号，将状态从RX.DETECT改变为POLLING。M-PHY的状态从HIBERN8改变为STALL，以等待来自MAC的数据分组。
表1：由SSIC协议适配器进行的MAC LTSSM到M-PHY的映射
状态（转移） SS LTSSM M-PHY Tx & Rx
1 SS.DISABLED 不加电/禁用
2 SS.DISABLED -> RX. DETECT 禁用 -> HIBERN8
3 RX.DETECT.* HIBERN8
4 RX.DETECT -> POLLING HIBERN8-> STALL
5 POLLING.X STALL
6 POLLING.X -> U0 STALL -> HS-BURST
7 U0 HS-BURST(<-> STALL)
8 U0-> U3 HS-BURST -> (STALL) ->HIBERN8
9 U3 HIBERN8
10 U3-> U0 HIBERN8-> (STALL) -> HS-BURST
在这一点上，在设备之间建立通信，并且传递高速数据分组。对于系统，已经在主机和设备之间建立了正常USB 3.0高速通信链路。SSIC协议适配器在MAC和M-PHY之间传递要通过链路继续发送的数据。软件栈中的系统软件然后能够确定设备类型，并例如从系统存储器或从设备本身加载适当的驱动器。通信通过SSIC协议适配器在HS BURST模式中进行。
如果期望数据暂停，例如存在不发送数据的时段，则SSIC协议适配器能够将M-PHY驱动到STALL模式中，如状态5中所示。STALL是在M-PHY通信期间节约功率的伺机状态，且对更高级来说是不可见的。例如，在M-PHY的STALL期间，MAC通过保持处于轮询模式中来继续寻找数据传递。链路的任一端能够进入STALL模式，例如，SSIC协议适配器驱动M-PHY Tx来将DIFF N驱动到链路上，以使Tx进入STALL中，或者从另一个设备的M-PHY接收将M-PHY RX带到STALL的DIFF N。
一旦如由在状态6中M-PHY之间交换的一系列信号指示的那样，数据可用于发送或接收，SSIC协议适配器就将M-PHY状况从STALL改变回到HS-BURST，并向MAC发信号通知能够将状况从POLLING改变到U0（正常通信）。在该实施方式中，再一次，M-PHY和MAC两者都不知道另一个，这是因为每一个都接收由SSIC协议适配器提供的预期信号。该状态继续下去到状态7，其中MAC假定正常通信正在进行（U0），并且由于在链路上数据是可用的，M–PHY正在HS BURST和STALL之间来回移动。能够通过SSIC协议适配器使MPHY-TX插入填充符号或者逻辑空闲（LI）符号来在通信期间进行数据传输中的较短暂停，同时相应地，MPHY-Rx去除这些符号。这些状态中的转移对MAC来说是透明的。
在POLLING状态期间，所发送的数据可以仅仅用于训练USB 3.0中所使用的M-PHY之间的链路并配置设备。相比之下，U0状态是实际的通信状态。在U0期间，实际数据通信发生，包括设备配置、驱动器的加载和大量数据的交换。
如果数据量应当下降，诸如如果通信暂时地在设备和主机之间结束，则SSIC协议适配器可以接受指示MAC从U0切换到U3（通信暂停）状态（如状态8中所示）的信号。 当系统软件不具有另外的数据要通过MAC发送时，U0到U3的转移发生。SSIC协议适配器然后能够将M-PHY从HS-BURST切换到STALL，且然后切换到HIBERN8。如状态9中所示，只要不存在要在设备之间发送的另外的数据，MAC就能够保持处于U3中，并且M-PHY处于HIBERN8中。
一旦需要重新开始通信，如状态10中所示，MAC就能够切换指示状态正在准备从U3去到U0，并且SSIC协议适配器能够重新建立通信。在该情况下，MAC发送基本上被SSIC协议适配器忽略的用于重新训练链路的分组。SSIC协议适配器使用M-PHY来重新训练链路，然后将M-PHY从HIBERN8切换到STALL，且最后切换到HS-BURST。在该点上，SSIC协议适配器能够向MAC通知已经建立通信，并且状态能够从U3改变到U0。一旦建立了通信，就能够如关于图4所描述的那样在设备之间传递分组流。
图4是根据实施例的用于通过SSIC链路发送数据的方法400的流程图。为了简化描述，过程被定义为通过链路从USB软件栈向设备传递分组流。方法400开始于框402，其中诸如关于图1讨论的SoC 102之类的在系统的存储器中运行的程序具体地通过在存储器中的邻接的区域中保存数据来设立用于传递的数据块。在框404，主机程序向例如MAC中的主机控制器发送对于存储器位置（和许多字节）的指针——块是准备好的且应当通过USB 3.0接口而被传递到另一个设备。在框406，MAC访问数据块并检查用于操作的链路。在框408，MAC确定链路是否准备好以供使用。能够理解，MAC如同链路是USB 3.0超高速链路那样起作用，且在用于维持与SA链路SM 322（图3）的同步的握手外通常不知道SSIC链路。如果链路没有准备好，则在框410，正在监视来自MAC的LTSSM命令的SSIC协议适配器建立通信链路。可以通过关于表1讨论的技术来执行这一点。如果如在框412所确定，在链路的建立期间出现错误，则在框414，SSIC协议适配器向MAC报告USB 3.0格式化的错误，并且在框416，处理结束。
如果在没有错误的情况下建立了通信，则流程继续到框418。在框418，MAC将来自存储器块的比特流格式化到USB 3.0分组中。在框420，MAC通过PIPE3接口向SSIC协议适配器发送分组。
在多通道实施方式中，在框422，SSIC协议适配器跨多个通道对数据进行条纹化，以提供用于链路的更高明显的带宽。在框424，SSIC协议适配器然后对用于每个通道的数据进行加扰。加扰使用算法来对线路上的比特图案进行随机化，以管理链路的线上的能量和频率。这防止了能量要求大于能够由驱动器提供的能量需求，并降低了设备之间的EMI。该算法为链路的每一端处的SSIC协议适配器所知，以允许在设备处解扰数据。在框426，SSIC协议适配器向M-PHY发送数据以用于传输。在框428，M-PHY将8比特块转换为用于串行链路的10比特块。编码允许在不必须使用时钟的专用线路的情况下在串行链路的另一端处再生时钟信号。在框430，M-PHY向设备中的对应M-PHY发送数据。
该处理然后在框432终止。一旦从对应设备M-PHY返回指示成功地接收到数据的符号，就可以进行这一点。此外，SSIC协议适配器可以接收指示MAC已经进入U3模式的LTSSM命令。响应于此，SSIC协议适配器可以将M-PHY置于STALL模式中，并随后置于HIBERN8模式中。如果MAC保持处于U0中，但没有更多数据即将来临，则SSIC协议适配器可以将M-PHY置于STALL模式中，并在随后的时间延迟之后将M-PHY置于HIBERN8模式中。
图5是根据实施例的用于设备中的SSIC通信的方法500的流程图。方法500开始于框502，此时，M-PHY从另一个设备上的对应M-PHY接收到指示该另一个设备准备好发送数据分组的信令分组。在框504，SSIC协议适配器确定链路是否准备好。如果否，则在框506，SSIC协议适配器发出LTSSM命令来向MAC通知数据传递即将开始。如果如在框508确定的那样，MAC发出错误，则SSIC协议适配器可以等待或可以重新发出命令。如果如在框508确定的那样，MAC仍然报告错误，则在框510，可以向设备报告错误。处理然后在框512结束。如果在框508没有识别出错误消息，或者框504 MAC已经报告了准备好，则处理流程继续到框514。
在框514，M-PHY通过链路从设备接收串行数据。在框516，M-PHY将10比特块转换为8比特块，重新形成分组数据。在框518，通过RMMI接口向SSIC协议适配器发送分组数据。如果使用了多通道实施方式，则在框520，SSIC对通道进行抗偏斜以补偿线路上的时间延迟的差异。
在框522，SSIC协议适配器然后对比特流进行解扰以重新形成分组流。在多通道实施方式中，在框524，从多个通道对数据进行去条纹化，以重新构成由设备发送的分组流。
在框526，SSIC协议适配器向MAC发送分组流。在框528，MAC例如通过将数据保存在存储器块中并提供具有存储器位置和比特长度的中断信号来将数据继续发送到主机。
能够理解，图4和5的流程图仅仅图示出示例性实施例。可以在各个实施例中省略一些框，而可以在其他实施例中添加附加框。
图6是根据实施例的保存用于实施SSIC通信的数据和程序的非瞬变机器可读介质600。非瞬变机器可读介质600可以是SSIC协议适配器308上的保存程序的RAM或ROM或者硬连线逻辑模块。可以由逻辑602（例如，如关于图3讨论的PA链路SM 322）访问非瞬变机器可读介质600。非瞬变机器可读介质600可以提供诸如硬连线电路或程序之类的模块，其在由逻辑602通过控制链路604执行时执行用于SSIC协议适配器的控制功能。能够包括LTSSM控制器606来提供在正常USB 3.0通信会话期间由MAC预期的命令。能够提供M-PHY控制器608来提供在通信会话期间由M-PHY预期的控制信号。可以包括抗偏斜器610来对多通道数据进行抗偏斜，如上所述。可以包括加扰器/解扰器612以对分组流进行加扰和解扰，以平衡互连线上的能量。在一些实施例中，可以包括弹性缓冲器614以替换所连接的M-PHY单元中的弹性缓冲器。可以包括条纹化器/去条纹化器616来将传出的数据拉除到多个通道上以用于传输，并从多个通道拉出所接收的数据且将数据连结成单个数据流。
示例1
本文描述了用于设备中的单元之间的低功率、高带宽通信的接口。该接口包括通用串行总线（USB）3.0系统接口以及被配置为促进USB 3.0系统接口和M-PHY接口之间的通信的超高速芯片互连（SSIC）协议适配器。
SSIC协议适配器可以被配置为映射用于SSIC的超高速功率状态。SSIC协议适配器可以被配置为将单个PIPE3接口映射到多个M-PHY。SSIC协议适配器能够包括发射加扰器和接收解扰器。
USB 3.0系统接口包括USB软件栈和USB超高速MAC。USB超高速MAC包括：包括USB 3.0协议生成器的协议层和包括链路训练状况状态机（LTSSM）的链路层。
SSIC协议适配器能够包括发射机基准M-PHY模块接口控制块（TX RMMI CTRL），其被配置为从MAC的PIPE3接口接收数据，并在通往M-PHY的RMMI接口上将数据置于M-TX线路上。TX RMMI CTRL能够被配置为管理多通道配置中的多个通道。此外，TX RMMI CTRL能够被配置为跨RMMI数据线中的多个通道对数据进行条纹化。
SSIC协议适配器能够包括接收机基准M-PHY模块接口控制块（RX RMMI CTRL），其被配置为在来自M-PHY的RMMI接口上从M-RX线路接收数据、解扰数据、连结数据，并将数据置于PIPE3接收数据线路上。
SSIC协议适配器可以耦合到许多M-PHY。至少两个M-PHY用于提供多通道配置。M-PHY可以在设备外部。
示例2
本文公开了用于实施设备中的单元之间的SSIC通信的方法。该方法包括：在SSIC协议适配器中从媒体访问控制器（MAC）接收USB 3.0分组。在SSIC协议适配器中对USB 3.0分组进行加扰，并且向M-PHY发送经加扰的分组以用于通过串行链路来传输。
该方法能够包括：在SSIC协议适配器中从M-PHY接收经加扰的分组、对经加扰的分组进行解扰以形成USB 3.0分组、以及向MAC发送USB 3.0分组。
在该方法中，可以通过向MAC发出链路训练状况状态机（LTSSM）信号以控制通信，来建立通信。可以在不影响MAC的状态的情况下将M-PHY置于STALL模式中。进一步，可以在不影响MAC的状态的情况下在STALL模式和HS-BURST模式之间移动M-PHY链路。可以在不使用由MAC发出的训练命令的情况下从SSIC协议适配器训练M-PHY链路。
示例3
本文公开了至少一种非瞬变机器可读介质。所述至少一种非瞬变机器可读介质包括存储于其中的指令，该指令响应于在计算设备上被执行，使所述计算设备向媒体访问控制器发出链路训练和状况状态机（LTSSM）命令并向M-PHY发出M-PHY命令。
根据权利要求15所述的至少一种非瞬变机器可读介质还可以包括存储于其中的指令，该指令响应于在计算设备上被执行，使所述计算设备在向M-PHY发送分组之前对传出的分组进行加扰并且对从来自M-PHY的传入的分组进行解扰。
应当理解，在一个或多个实施例中，可以在任何地方使用前述示例中的细节。例如，也可以关于本文描述的方法或计算机可读介质中的任一个来实施上述计算设备的所有可选特征。此外，尽管可能已经在本文中使用了流程图和/或状态图来描述实施例，但本发明不局限于本文的那些图或者对应的描述。例如，流程不必通过每个图示出的框或状态或者按精确地与本文所图示和描述的次序相同的次序移动。
本发明不局限于本文列出的特定细节。实际上，已经受益于本公开的本领域技术人员将理解，可以在本发明的范围内进行从以上描述和附图的许多其他变化。相应地，由包括对其的任何修改的所附权利要求来限定本发明的范围。

Claims (20)

1.一种用于设备中的单元之间的低功率、高带宽通信的接口，包括：
通用串行总线（USB）3.0系统接口；和
超高速芯片互连（SSIC）协议适配器，被配置为促进USB 3.0系统接口和M-PHY接口之间的通信。
2.根据权利要求1所述的接口，其中，SSIC协议适配器被配置为映射针对SSIC的超高速功率状态。
3.根据权利要求1所述的接口，其中，SSIC协议适配器被配置为将单个PIPE3接口映射到多个M-PHY。
4.根据权利要求1所述的接口，其中，SSIC协议适配器包括：
发射加扰器；和
接收解扰器。
5.根据权利要求1所述的接口，其中，USB 3.0系统接口包括：
USB软件栈；和
USB超高速MAC，包括：
　包括USB 3.0协议生成器的协议层；和
    包括链路训练状况状态机（LTSSM）的链路层。
6.根据权利要求1所述的接口，其中，SSIC协议适配器包括发射机基准M-PHY模块接口控制块（TX RMMI CTRL），其被配置为：
从MAC的PIPE3接口接收数据；以及
在通往M-PHY的RMMI接口上将数据放置在M-TX线路上。
7.根据权利要求4所述的接口，其中，TX RMMI CTRL被配置为管理多通道配置中的多个通道。
8.根据权利要求4所述的接口，其中，TX RMMI CTRL能够被配置为跨RMMI数据线中的多个通道上对数据进行条纹化。
9.根据权利要求1所述的接口，其中，SSIC协议适配器包括接收机基准M-PHY模块接口控制块（RX RMMI CTRL），其被配置为：
在来自M-PHY的RMMI接口上从M-RX线路接收数据；
解扰数据；
连结数据；以及
将数据放置在PIPE3接收数据线路上。
10.根据权利要求1所述的接口，其中，SSIC协议适配器耦合到多个M-PHY。
11.根据权利要求10所述的接口，其中，所述多个M-PHY中的至少两个用于提供多通道配置。
12.根据权利要求1所述的接口，其中，M-PHY在设备外部。
13.一种用于实施设备中的单元之间的SSIC通信的方法，包括：
在SSIC协议适配器中从媒体访问控制器（MAC）接收USB 3.0分组；
在SSIC协议适配器中对USB 3.0分组进行加扰；以及
向M-PHY发送经加扰的分组以通过串行链路来传输。
14.根据权利要求13所述的方法，包括：
在SSIC协议适配器中从M-PHY接收经加扰的分组；
对经加扰的分组进行解扰以形成USB 3.0分组；以及
向MAC发送USB 3.0分组。
15.根据权利要求13所述的方法，包括：通过从SSIC协议适配器向MAC发出链路训练状况状态机（LTSSM）信号以控制通信，来建立通信。
16.根据权利要求13所述的方法，包括：在不使用由MAC发出的训练命令的情况下从SSIC协议适配器训练M-PHY链路。
17.根据权利要求13所述的方法，包括：在不影响MAC的状态的情况下将M-PHY置于STALL模式中。
18.根据权利要求13所述的方法，包括：在不影响MAC的状态的情况下在STALL模式和HS-BURST模式之间移动M-PHY链路。
19.至少一种包括存储于其中的指令的非瞬变机器可读介质，该指令响应于在计算设备上被执行，使所述计算设备：
向媒体访问控制器发出链路训练和状况状态机（LTSSM）命令；以及
向M-PHY发出M-PHY命令。
20.根据权利要求19所述的包括存储于其中的指令的至少一种非瞬变机器可读介质，该指令响应于在计算设备上被执行，使所述计算设备：
在向M-PHY发送分组之前对传出的分组进行加扰；以及
对从来自M-PHY的传入的分组进行解扰。
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