CN108139990A - 具有高数据率模式的射频前端设备 - Google Patents

具有高数据率模式的射频前端设备 Download PDF

Info

Publication number
CN108139990A
CN108139990A CN201680061312.0A CN201680061312A CN108139990A CN 108139990 A CN108139990 A CN 108139990A CN 201680061312 A CN201680061312 A CN 201680061312A CN 108139990 A CN108139990 A CN 108139990A
Authority
CN
China
Prior art keywords
register
address
datagram
hdr
receiver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201680061312.0A
Other languages
English (en)
Inventor
L·J·米什拉
R·韦斯特费尔特
H·D·奥沙尔
Z·陈
W·勒蒂希
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN108139990A publication Critical patent/CN108139990A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/0002—Modulated-carrier systems analog front ends; means for connecting modulators, demodulators or transceivers to a transmission line
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/19—Flow control; Congestion control at layers above the network layer
    • H04L47/193—Flow control; Congestion control at layers above the network layer at the transport layer, e.g. TCP related
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L45/00—Routing or path finding of packets in data switching networks
    • H04L45/74—Address processing for routing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/16—Implementation or adaptation of Internet protocol [IP], of transmission control protocol [TCP] or of user datagram protocol [UDP]
    • H04L69/164—Adaptation or special uses of UDP protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • Information Transfer Systems (AREA)
  • Communication Control (AREA)

Abstract

描述了促成发射机与接收机之间跨串行总线接口的数据通信的方法和装置。在一种配置中，一种发射机基于寄存器地址生成数据报，检测该寄存器地址是否在高数据率(HDR)访问地址范围内，以及在寄存器地址在HDR访问地址范围内时根据HDR模式向接收机发送数据报的有效载荷。在另一配置中，该发射机生成包括至少命令字段和数据字段的数据报，根据单数据率(SDR)模式向接收机发送命令字段，其中该命令字段指示向用于发送数据字段的高数据率(HDR)模式的转变，以及根据HDR模式向接收机发送数据字段。

Description

具有高数据率模式的射频前端设备
相关申请的交叉引用
本申请要求于2015年10月23日在美国专利商标局提交的临时申请No.62/245,715、于2016年6月10日在美国专利商标局提交的临时申请No.62/348,635、以及于2016年10月19日在美国专利商标局提交的非临时申请No.15/298,015的优先权和权益，其全部内容通过援引纳入于此。
背景
领域
本公开一般涉及数据传输，尤其涉及具有高数据率模式的射频前端(RFFE)设备。
背景技术
随着移动设备市场随多功能智能电话的发展而迅速增大，蜂窝通信复杂度已相应地提高。移动设备的无线电前端现在通常覆盖多达十个或更多个频带。无线电前端由此需要多个功率放大器、共用器、低噪声放大器、天线开关、滤波器以及其它射频(RF)前端设备以容适无线电信令复杂度。这些各种RF前端设备进而被主机或主控设备(诸如，射频集成电路(RFIC))控制。随着RF前端复杂度增大，对用于控制许多不同设备的标准化协议的需求导致移动行业处理器接口(MIPI)RF前端控制接口(RFFE)标准的开发。
RFFE标准指定了包括时钟线和双向数据线的串行总线。通过RFFE总线，RFFE主控设备可从多个RFFE从动设备读取和向多个RFFE从动设备写入以控制RF前端设备。读和写命令在RFFE标准中被组织成协议消息，这些协议消息可各自包括初始序列起始条件(SSC)、命令帧、数据有效载荷以及最终总线停放(park)循环。协议消息包括寄存器命令、扩展寄存器命令以及扩展寄存器长命令。协议消息可进一步包括广播命令。寄存器、扩展寄存器和扩展寄存器长命令(三种命令类型)都可以是读或写命令。关于这三种命令类型，RFFE从动设备中的每一者中的寄存器被组织成16比特宽的地址空间(十六进制的0x0000-0xFFFF)。这三种命令类型中的每一种包括寻址特定RFFE从动设备的命令帧以及寄存器地址。寄存器命令中的命令帧(寄存器命令帧)针对地址空间(0x00-0x1F)的首五个比特中的寄存器，从而仅需要五个寄存器地址比特。寄存器命令帧跟随有8比特的数据有效载荷帧。相反，扩展寄存器命令帧包括八个寄存器地址比特并且可以跟随有至多达16字节的数据。最终，扩展寄存器长命令帧包括完整的16比特寄存器地址，从而它可唯一性地标识所寻址的RFFE从动设备中的任何寄存器。扩展寄存器长命令帧可跟随有至多达8字节的数据。
这些命令中的每一者以唯一性序列起始条件(SSC)开始，SSC跟随有相应的命令帧、某一数目的数据帧、以及最终是发信令通知命令的结束的总线停放循环(BPC)。传送这些命令中的任一者所涉及的等待时间由此取决于其各个帧中的比特数目以及RFFE时钟线的时钟速度。在RFFE协议下，所传送帧的每一个比特对应于时钟周期，因为该传输是单数据率(SDR)，其对应于每时钟循环一个比特。例如，SDR由响应于时钟的每个上升沿(或正好下降沿)而传送一比特来产生。在RFFE v2规范中，最大时钟速度是52MHz。此时钟速率已相对于RFFE协议的先前版本有所增大并且与增大的功耗相关联。然而，即使在该增大的时钟速率下，关于传送较长命令(诸如扩展寄存器命令)的等待时间或“飞行时间”可能是相当大的并且可能不满足日益复杂的射频前端电路系统要求。例如，扩展寄存器读或写命令的长度可以为148比特(不包括SSC和BSC部分)。此类帧于是需要RFFE时钟的至少147个循环以用于其传输。结果所得的等待时间在特定无线电接入技术(RAT)和/或与一种或多种RAT相关联的使用情形中可能是不可接受的。
相应地，现有技术中需要具有在RFFE主控设备与其从动设备之间的消息飞行时间的减小的等待时间的RFFE消息接发。
概述
本文所公开的各实施例提供了促成发射机与接收机之间跨串行总线接口的数据通信的系统、方法和装置。
在本公开的一方面，一种在发射机处执行的用于跨串行总线接口向接收机发送数据的方法包括：与接收机通信以定义寄存器空间内的高数据率(HDR)访问地址范围的下部地址限制和上部地址限制，基于寄存器地址生成数据报，根据单数据率(SDR)模式向接收机发送寄存器地址，检测寄存器地址是否在HDR访问地址范围内，在寄存器地址在HDR访问地址范围内时根据HDR模式向接收机发送数据报的有效载荷，以及在寄存器地址不在HDR访问地址范围内时根据SDR模式向接收机发送数据报的有效载荷。
下部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)。MSB被存储在寄存器空间的第一下部地址寄存器中，并且LSB被存储在寄存器空间的第二下部地址寄存器中。
上部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)。MSB被存储在寄存器空间的第一上部地址寄存器中，并且LSB被存储在寄存器空间的第二上部地址寄存器中。
在本公开的另一方面，一种用于向接收机发送数据的发射机，包括串行总线接口和处理电路。该处理电路被配置成：与接收机通信以定义寄存器空间内的高数据率(HDR)访问地址范围的下部地址限制和上部地址限制，基于寄存器地址生成数据报，根据单数据率(SDR)模式向接收机发送寄存器地址，检测寄存器地址是否在HDR访问地址范围内，在寄存器地址在HDR访问地址范围内时根据HDR模式向接收机发送数据报的有效载荷，以及在寄存器地址不在HDR访问地址范围内时根据SDR模式向接收机发送数据报的有效载荷。
在本公开的进一步方面，一种用于向接收机发送数据的发射机，包括：用于与接收机通信以定义寄存器空间内的高数据率(HDR)访问地址范围的下部地址限制和上部地址限制的装置，用于基于寄存器地址生成数据报的装置，用于根据单数据率(SDR)模式向接收机发送寄存器地址的装置，用于检测寄存器地址是否在HDR访问地址范围内的装置，用于在寄存器地址在HDR访问地址范围内时根据HDR模式向接收机发送数据报的有效载荷的装置，以及用于在寄存器地址不在HDR访问地址范围内时根据SDR模式向接收机发送数据报的有效载荷的装置。
在本公开的一方面，一种在接收机处执行的用于跨串行总线接口接收来自发射机的数据的方法包括：与发射机通信以定义寄存器空间内的高数据率(HDR)访问地址范围的下部地址限制和上部地址限制，从发射机接收与数据报相关联的寄存器地址，检测寄存器地址是否在HDR访问地址范围内，接收来自发射机的数据报的有效载荷，以及在寄存器地址在HDR访问地址范围内时根据HDR模式解码数据报的有效载荷。该寄存器地址是根据单数据率(SDR)模式来接收的。
下部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)。MSB被存储在寄存器空间的第一下部地址寄存器中，并且LSB被存储在寄存器空间的第二下部地址寄存器中。
上部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)。MSB被存储在寄存器空间的第一上部地址寄存器中，并且LSB被存储在寄存器空间的第二上部地址寄存器中。
在本公开的另一方面，一种用于接收来自发射机的数据的接收机，包括串行总线接口和处理电路。该处理电路被配置成：与发射机通信以定义寄存器空间内的高数据率(HDR)访问地址范围的下部地址限制和上部地址限制，从发射机接收与数据报相关联的寄存器地址，检测寄存器地址是否在HDR访问地址范围内，接收来自发射机的数据报的有效载荷，以及在寄存器地址在HDR访问地址范围内时根据HDR模式解码数据报的有效载荷。
在本公开的另一方面，一种用于接收来自发射机的数据的接收机，包括：用于与发射机通信以定义寄存器空间内的高数据率(HDR)访问地址范围的下部地址限制和上部地址限制的装置，用于从发射机接收与数据报相关联的寄存器地址的装置，用于检测寄存器地址是否在HDR访问地址范围内的装置，用于接收来自发射机的数据报的有效载荷的装置，以及用于在寄存器地址在HDR访问地址范围内时根据HDR模式解码数据报的有效载荷的装置。
在本公开的一方面，一种在发射机处执行的用于跨串行总线接口向接收机发送数据的方法包括：生成数据报，该数据报包括至少命令字段和数据字段，根据单数据率(SDR)模式向接收机发送命令字段，其中命令字段指示向用于发送数据字段的高数据率(HDR)模式的转变，以及根据HDR模式向接收机发送数据字段。
在一种配置中，命令字段指示数据报与读操作还是写操作相关，并且指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令。在另一配置中，该数据报包括读/写指示比特，其指示数据报与读操作还是写操作相关，并且命令字段指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令。在进一步配置中，该数据报包括指示数据报与读操作还是写操作相关的读/写指示比特，并且包括指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令的模式字段。
在本公开的另一方面，一种用于向接收机发送数据的发射机，包括串行总线接口和处理电路。该处理电路被配置成：生成数据报，该数据报包括至少命令字段和数据字段；根据单数据率(SDR)模式经由串行总线接口向接收机发送命令字段，其中命令字段指示向用于发送数据字段的高数据率(HDR)模式的转变；以及根据HDR模式经由串行总线接口向接收机发送数据字段。
在本公开的进一步方面，一种用于向接收机发送数据的发射机，包括：用于生成数据报的装置，该数据报包括至少命令字段和数据字段；用于根据单数据率(SDR)模式向接收机发送命令字段的装置，其中命令字段指示向用于发送数据字段的高数据率(HDR)模式的转变；以及用于根据HDR模式向接收机发送数据字段的装置。
在本公开的一方面，一种在接收机处执行的用于跨串行总线接口接收来自发射机的数据的方法包括：接收来自发射机的数据报，该数据报包括至少命令字段和数据字段；根据单数据率(SDR)模式解码命令字段，其中该命令字段指示向用于发送数据字段的高数据率(HDR)模式的转变；以及基于命令字段指示、根据HDR模式解码数据字段。
在一种配置中，命令字段指示数据报与读操作还是写操作相关，并且指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令。在另一配置中，该数据报包括读/写指示比特，其指示数据报与读操作还是写操作相关，并且该命令字段指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令。在进一步配置中，该数据报包括指示数据报与读操作还是写操作相关的读/写指示比特，并且包括指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令的模式字段。
在本公开的另一方面，一种用于接收来自发射机的数据的接收机，包括串行总线接口和处理电路。该处理电路被配置成：经由串行总线接口接收来自发射机的数据报，该数据报包括至少命令字段和数据字段；根据单数据率(SDR)模式解码命令字段，其中该命令字段指示向用于发送数据字段的高数据率(HDR)模式的转变；以及基于命令字段指示、根据HDR模式解码数据字段。
在本公开的进一步方面，一种用于接收来自发射机的数据的接收机，包括：用于接收来自发射机的数据报的装置，该数据报包括至少命令字段和数据字段；用于根据单数据率(SDR)模式解码命令字段的装置，其中该命令字段指示向用于发送数据字段的高数据率(HDR)模式的转变；以及用于基于命令字段指示、根据HDR模式解码数据字段的装置。
在本公开的一方面，HDR模式的特殊情形是双倍数据率(DDR)模式。相应地，以下关于DDR模式描述的各方面一般而言还可应用于HDR模式。
在本公开的一方面，一种在发射机处执行的用于跨串行总线接口向接收机发送数据的方法包括：通过将接收机处的配置寄存器内的单个比特设为第一值来启用双倍数据率(DDR)模式，通过将接收机处的配置寄存器内的该单个比特设为第二值来禁用DDR模式，生成将经由串行总线接口向接收机传送的数据报，根据单数据率(SDR)模式发送数据报的第一部分，在DDR模式被启用时根据DDR模式发送数据报的第二部分，以及在DDR模式被禁用时根据SDR模式发送数据报的第二部分。数据报的第一部分包括接收机地址字段和命令字段。数据报的第二部分包括寄存器地址和有效载荷。
在本公开的另一方面，一种用于向接收机发送数据的发射机，包括串行总线接口和处理电路。该处理电路被配置成：通过将接收机处的配置寄存器内的单个比特设为第一值来启用双倍数据率(DDR)模式，通过将接收机处的配置寄存器内的该单个比特设为第二值来禁用DDR模式，生成将经由串行总线接口向接收机传送的数据报，根据单数据率(SDR)模式发送数据报的第一部分，在DDR模式被启用时根据DDR模式发送数据报的第二部分，以及在DDR模式被禁用时根据SDR模式发送数据报的第二部分。数据报的第一部分包括接收机地址字段和命令字段。数据报的第二部分包括寄存器地址和有效载荷。
在本公开的一方面，一种在接收机处执行的用于跨串行总线接口接收来自发射机的数据的方法包括：从发射机接收用于设置接收机处的配置寄存器内的单个比特的第一数据报，在配置寄存器内的该单个比特被设为第一值时检测到双倍数据率(DDR)模式被启用，在配置寄存器内的该单个比特被设为第二值时检测到DDR模式被禁用，接收来自发射机的第二数据报，根据单数据率(SDR)模式解码第二数据报的第一部分，在DDR模式被启用时根据DDR模式解码第二数据报的第二部分，以及在DDR模式被禁用时根据SDR模式解码第二数据报的第二部分。第二数据报的第一部分包括接收机地址字段和命令字段。第二数据报的第二部分包括寄存器地址和有效载荷。
在本公开的另一方面，一种用于接收来自发射机的数据的接收机，包括串行总线接口和处理电路。该处理电路被配置成：从发射机接收用于设置接收机处的配置寄存器内的单个比特的第一数据报，在配置寄存器内的该单个比特被设为第一值时检测到双倍数据率(DDR)模式被启用，在配置寄存器内的该单个比特被设为第二值时检测到DDR模式被禁用，接收来自发射机的第二数据报，根据单数据率(SDR)模式解码第二数据报的第一部分，在DDR模式被启用时根据DDR模式解码第二数据报的第二部分，以及在DDR模式被禁用时根据SDR模式解码第二数据报的第二部分。第二数据报的第一部分包括接收机地址字段和命令字段。第二数据报的第二部分包括寄存器地址和有效载荷。
附图简述
图1解说了包括可根据本文所公开的某些方面来适配的RF前端(RFFE)的装置。
图2是解说采用RFFE总线来耦合各个前端设备的设备的框图。
图3解说了根据本文所公开的某些方面的采用IC设备之间的数据链路的装置的系统架构的示例。
图4是解说RFFE协议中的保留命令字段的示图。
图5是解说被用来发信令通知HDR操作模式的六个保留命令的示图。
图6是解说对图5的被用来发信令通知HDR操作模式的保留命令的修改的示图。
图7是解说对图6的被用来发信令通知HDR操作模式的保留命令的修改的示图。
图8是解说高数据率(HDR)启用的示图。
图9解说了RFFE混合模式写数据报的示图。
图10是RFFE寄存器空间的示图。
图11是具有配置寄存器和页-地址寄存器的RFFE寄存器空间的示图。
图12解说了定义配置寄存器比特的表和描绘配置寄存器比特的功能的示图。
图13是解说时钟与数据之间关于单数据率(SDR)和双倍数据率(DDR)数据传输模式的关系的示图。
图14解说了双倍数据率(DDR)模式RFFE写入的时序图。
图15是解说在数据报的DDR区段中使用占据完整时钟循环的奇偶校验比特的示图。
图16是解说数据报的DDR区段的结尾处的总线停放循环(BPC)的示图。
图17是解说采用可根据本文所公开的某些方面来适配的处理电路的装置的示例的框图。
图18是根据本文所公开的某些方面的用于向接收机发送数据的方法的流程图。
图19是根据本文所公开的某些方面的用于向接收机发送数据的另一方法的流程图。
图20是根据本文所公开的某些方面的用于向接收机发送数据的进一步方法的流程图。
图21是解说用于传送方装置且采用根据本文所公开的某些方面适配的处理电路的硬件实现的示例的示图。
图22是根据本文所公开的某些方面的用于接收来自发射机的数据的方法的流程图。
图23是根据本文所公开的某些方面的用于接收来自发射机的数据的另一方法的流程图。
图24是根据本文所公开的某些方面的用于接收来自发射机的数据的进一步方法的流程图。
图25是解说用于接收方装置且采用根据本文所公开的某些方面适配的处理电路的硬件实现的示例的示图。
详细描述
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。但是显然的是，没有这些具体细节也可实践此(诸)方面。
如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者皆可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算设备上和/或分布在两台或更多台计算设备之间。此外，这些组件能从其上存储着各种数据结构的各种计算机可读介质来执行。这些组件可藉由本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所使用的冠词“一”和“某”一般应当被解释成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
具有多个IC设备子组件的示例性装置
本发明的某些方面可适用于被部署在电子设备之间的通信链路，这些电子设备包括装置(诸如电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。图1描绘了可在IC设备之间采用通信链路的装置100。在一个示例中，装置100可以是移动通信设备。装置100可包括具有两个或更多个IC设备104、106的处理电路，该两个或更多个IC设备104、106可使用第一通信链路来耦合。一个IC设备可以是RF前端设备106，其使得装置能够通过一个或多个天线108与无线电接入网、核心接入网、因特网和/或另一网络通信。RF前端设备106可包括通过第二通信链路(其可包括RFFE总线)耦合的多个设备。
处理电路102可包括一个或多个专用IC(ASIC)设备104。在一个示例中，ASIC设备104可包括和/或耦合至一个或多个处理设备112、逻辑电路、一个或多个调制解调器110以及处理器可读存储(诸如可维护可由处理电路102上的处理器执行的指令和数据的存储器设备114)。处理电路102可由操作系统以及应用编程接口(API)层中的一者或多者来控制，该API层支持并且使得能够执行驻留在存储介质中的软件模块。存储器设备114可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括或者能够访问本地数据库或参数存储，该本地数据库或参数存储可维护用于配置和操作装置100的操作参数和其它信息。本地数据库可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路也可以可操作地耦合至外部设备，诸如天线108、显示器120、操作者控件(诸如按钮124和/或集成或外部按键板122)、以及其他组件。
RFFE总线概览
图2是解说采用RFFE总线208来耦合各个前端设备212-217的设备202的示例的框图200。包括RFFE接口210的调制解调器204还可耦合至RFFE总线208。在各个示例中，设备202可实现有一个或多个基带处理器206、一个或多个其它通信链路220、以及各种其它总线、设备和/或不同功能性。在该示例中，调制解调器204可与基带处理器206通信，并且设备202可被实施在以下一者或多者中：移动计算设备、蜂窝电话、智能电话、会话发起协议(SIP)电话、膝上型设备、笔记本、上网本、智能本、个人数字助理(PDA)、卫星无线电、全球定位系统(GPS)设备、智能家用设备、智能照明、多媒体设备、视频设备、数字音频播放器(例如，MP3播放器)、相机、游戏控制台、娱乐设备、车辆组件、航空电子系统、可穿戴计算设备(例如，智能手表、健康或健身跟踪器、眼镜等)、电器、传感器、安全设备、自动售货机、智能电表、无人机、多旋翼飞行器或任何其他类似的功能设备。
RFFE总线208可耦合至RF集成电路(RFIC)212，其可包括一个或多个控制器、和/或配置和控制RF前端的某些方面的处理器。RFFE总线208可将RFIC 212耦合至开关213、RF调谐器214、功率放大器(PA)215、低噪声放大器(LNA)216、以及功率管理模块217。
在一示例中，基带处理器206可以是主控设备。主控设备/基带处理器206可驱动RFFE总线208控制各个前端设备212-217。在传送期间，基带处理器206可控制RFFE接口210选择功率放大器215以用于对应的传输频带。另外，基带处理器206可控制开关213以使得结果所得的传输可从恰适天线传播。在接收期间，基带处理器206可控制RFFE接口210以取决于对应的传输频带来从低噪声放大器216进行接收。将领会，可按此方式通过RFFE总线208控制众多其它组件，从而设备202仅仅是代表性的而非限定性的。此外，其它设备(诸如RFIC212)在替换实施例中可用作RFFE主控设备。
图3是解说可采用RFFE总线330来连接总线主控设备3201-320N和从动设备302和3221-322N的设备300的架构的示例的示意性框图。RFFE总线330可根据应用需求来配置，并且对多条总线330的访问可被提供给设备3201-320N、302和3221-322N中的某些设备。在操作中，总线主控设备3201-320N中的一个主控设备可获得对总线的控制并且传送从动标识符(从动地址)以标识将参与通信事务的从动设备302和3221-322N之一。总线主控设备3201-320N可从从动设备302和3221-322N读取数据和/或状态，并且可向存储器写入数据或者可配置从动设备302和3221-322N。配置可涉及向从动设备302和3221-322N上的一个或多个寄存器或其它存储进行写入。
在图3中所解说的示例中，耦合至RFFE总线330的第一从动设备302可对一个或多个总线主控设备3201-320N作出响应，该一个或多个总线主控设备3201-320N可从第一从动设备302读数据或者向第一从动设备302写数据。在一个示例中，第一从动设备302可包括或控制功率放大器(参见图2中的PA 215)，并且一个或多个总线主控设备3201-320N可有时配置第一从动设备302处的增益设置。
第一从动设备302可包括RFFE寄存器306和/或其它存储设备324、处理电路和/或控制逻辑312、收发机310以及接口，该接口按需包括数个线驱动器/接收机电路314a、314b以将第一从动设备302耦合至RFFE总线330(例如，经由串行时钟线(SCLK)316和串行数据线(SDATA)318)。处理电路和/或控制逻辑312可包括处理器，诸如状态机、定序器、信号处理器或通用处理器。该接口可使用状态机来实现。替换地，该接口在被包括在第一从动设备302中的情况下可用合适的处理器上的软件来实现。收发机310可包括一个或多个接收机310a、一个或多个发射机310c和某些共用电路310b，包括定时、逻辑和存储电路和/或设备。在一些实例中，收发机310可包括编码器和解码器、时钟和数据恢复电路和类似物。发射时钟(TXCLK)信号328可被提供给发射机310c，其中TXCLK信号328可被用来确定数据传输速率。
RFFE总线330通常被实现为串行总线，其中数据由发射机从并行转换成串行形式，发射机将经编码数据作为串行比特流来传送。接收机使用串行到并行转换器来处理接收到的串行比特流以对数据解串行化。串行总线可包括两条或更多条导线，并且时钟信号可以在一条导线上传送，且串行化数据在一条或多条其它导线上传送。在一些实例中，数据可被编码在码元中，其中码元的每一个比特控制RFFE总线330的导线的信令状态。
为了控制从动设备302和3221-322N，主控设备(例如，主控设备3201-320N之一)对从动设备内的RFFE寄存器(例如，第一从动设备302内的RFFE寄存器306)进行写入或读取。RFFE寄存器306可根据范围从第零(0)地址到65535地址的RFFE寄存器地址空间来排列。换言之，每个从动设备可包括至多达65,536个寄存器。为了对此类数目的寄存器进行寻址，针对从动设备302和3221-322N中的每一者需要16个寄存器地址比特。主控设备可使用以上讨论的三种类型的命令(寄存器命令、扩展寄存器命令、或扩展寄存器长命令)中的一种命令来对每个从动设备中的寄存器306进行读或写。例如，寄存器命令仅对用于从动设备302和3221-322N中的每一者的地址空间中的首32个寄存器306进行寻址。以此方式，寄存器命令仅需要五个寄存器地址比特。相反，扩展寄存器命令可初始地访问从动设备302和3221-322N中的每一者中的至多达首256个寄存器。用于扩展寄存器命令的对应的8比特寄存器地址充当指针，因为用于扩展寄存器命令的数据有效载荷可包括至多达16比特。用于扩展寄存器命令的对应的读或写操作由此可从由8比特寄存器地址标识的寄存器开始跨16个寄存器扩展。扩展寄存器长命令包括16比特寄存器地址，其可充当指向每个从动设备中的可能的65,536个寄存器中的任一者的指针。用于扩展寄存器长命令的数据载荷可包括至多达八个字节，从而用于扩展寄存器长命令的对应的读或写操作可从由16比特地址标识的寄存器开始跨八个寄存器扩展。在本公开的一方面，至多达15个从动设备可耦合至一条RFFE总线。如果前端包括多于15个从动设备，则可提供附加的RFFE总线。
用于射频前端(RFFE)设备的示例性高数据率(HDR)操作环境
图4是解说RFFE协议中的保留命令字段的示图。为了减小RFFE总线208上的常规RFFE命令传输的等待时间，本文提供了调用混合单数据率(SDR)/高数据率(HDR)传输模式的新命令帧。在下文中，混合SDR/HDR传输模式可被简称为HDR传输模式。以下讨论将假定HDR传输模式对应于双倍数据率(DDR)传输模式，但是将领会，三阶或更高阶调制方案在替换的单数据率实施例中也可被用来增大数据率传输。为了提供这些新命令帧，采用了由RFFE协议建立的保留命令帧。就此而言，RFFE协议保留了至少12个命令帧400，如图4中所示，其范围从十六进制10的保留命令帧到十六进制1B的保留命令帧。每个保留命令帧以序列起始条件(SSC)开始，跟随有四比特的从动设备地址(SA(4))，如图4所示。每个保留命令的长度为八比特。例如，十六进制10的保留命令包括八个比特00010000。所有保留命令跟随有奇偶校验比特P，其跟随有地址(Reg-Adrs(寄存器_地址))和数据帧以用于保留目的。
图5是解说被用来发信令通知HDR操作模式的六个保留命令的示图500。为了发信令通知HDR操作模式的使用，六个保留命令帧(被指定为命令帧CF1到CF6)可被用来标识增强型RFFE命令，如图5所示。例如，扩展寄存器读命令502开始于SSC，其跟随有4比特的从动设备地址SA(4)。从关于图4讨论的保留命令帧400之一获得的8比特命令帧CF1向接收方从动设备接口标识命令502。命令帧CF1跟随有字节计数字段(BC)，其标识可在后续的数据帧或有效载荷PL(128比特)中包括多少字节(可能至多达16个)。8比特地址(Reg-Adrs(8比特))标识对应的从动设备中扩展读操作开始的寄存器地址。空闲码元(总线停放循环(BPC))完成命令502。注意，字节计数字段、8比特地址和数据帧PL(128比特)被包括在常规的扩展寄存器读命令中，如由RFFE协议定义的。然而，命令帧CF1触发接收方从动设备接口关于对应的从动设备接口中的字节计数字段、8比特寄存器地址和数据帧的通信转变成HDR操作模式。扩展寄存器写命令504类似于扩展寄存器读命令502，不同之处在于命令帧CF1被替代成从以上关于图4讨论的保留命令帧400获得的命令帧CF2。
扩展寄存器长读命令506也开始于SSC和4比特从动地址SA(4)，但跟随有从保留命令帧400获得的唯一性命令帧CF3。命令帧CF3跟随有3比特的字节计数字段(BC(3比特))、16比特的寄存器地址(Reg-Adrs(16比特))、以及取决于字节计数可至多达8字节长的数据有效载荷(PL(64比特))。字节计数字段、寄存器地址和数据有效载荷都以高数据率速度在RFFE总线330(图3)上传达。扩展寄存器长写命令508类似于扩展寄存器长读命令506，不同之处在于命令帧CF3被替换成另一保留命令帧CF4。
寄存器读命令510也开始于SSC和从动地址字段SA(4)，跟随有唯一性保留命令帧CF5。保留命令帧CF5跟随有5比特的寄存器地址(ADRS(5比特))和8比特的数据有效载荷(PL(8比特))。空闲码元完成命令510。在命令510中，寄存器地址和数据有效载荷是使用HDR模式来传送的。最终，寄存器写命令512类似于寄存器读命令510，不同之处在于保留命令帧CF6替代了保留命令帧CF5。
命令502、504、506、508、510和512中的每一者由此包括使用HDR模式传送的HDR部分530。在扩展命令和扩展长命令502、504、506和508中，每个HDR部分530包括字节计数、寄存器地址和数据有效载荷。由于在寄存器读命令510或寄存器写命令512中不存在字节计数，因此它们的HDR部分530仅包括寄存器地址和数据有效载荷。在本公开的一方面，主控设备接口和从动设备接口可被配置成既在单数据率操作模式中又在HDR操作模式中在RFFE总线330的SDATA线318上进行传送和接收。以此方式，等待时间与常规操作相比显著减小。
图6是解说对图5的被用来发信令通知HDR操作模式的保留命令的修改的示图。并非使用六个保留命令帧，而是仅仅三个保留命令帧可被用于一般的读/写HDR命令600，如图6所示。所有命令600都开始于SSC，其跟随有从动地址SA(4比特)，并且以空闲码元结束。通用扩展寄存器HDR命令602使用保留命令帧CF1，其跟随有读/写比特(RD/WR(1比特))以表示预期扩展寄存器读还是写HDR命令。命令602包括HDR部分630，其包括读/写比特、以及字节计数(BC)、8比特的寄存器地址、以及取决于字节计数的范围可至多达16字节的数据有效载荷。通用扩展寄存器长HDR命令604使用保留命令字段CF2。命令604还包括读/写(RD/WR)比特以表示以16比特寄存器地址开始预期是读操作还是写操作。3比特的字节计数(BC)确定可被包括在数据有效载荷PL(64比特)中的字节数目(至多达8)。命令604中的HDR部分630包括读/写(RD/WR)比特、字节计数(BC)、寄存器地址和数据有效载荷。为了维持与当前RFFE结构的一致性，以上提及的RD/WR和BC可具有八比特(8比特)的组合比特长度跟随有奇偶校验比特(因其被隐含理解而未示出)。最终，通用寄存器HDR命令606包括保留命令字段CF3。命令606的HDR部分630包括读/写(RD/WR)比特、5比特的寄存器地址和8比特的数据有效载荷。
图7是解说对图6的被用来发信令通知HDR操作模式的保留命令的修改的示图700。保留命令的数目可甚至被进一步减少，如图7所示，以用于包括保留命令字段CF的通用HDR命令702。命令702中的HDR部分730包括2比特的模式字段以标识扩展寄存器命令、扩展寄存器长命令还是寄存器命令被指示。如关于HDR部分630所讨论的，读/写比特标识读操作还是写操作被指示。HDR部分730由此包括2比特的模式字段、读/写比特、字节计数(用于扩展寄存器和扩展寄存器长命令)、寄存器地址和数据有效载荷。
图8是解说高数据率(HDR)启用的示图800。以下讨论假定HDR模式包括DDR模式以及其它较高阶调制方案。相应地，以下关于HDR模式所描述的各方面一般而言还可应用于DDR模式以及其它较高阶调制方案。根据图8中所描绘的技术，HDR写入可在无需新类型的命令代码或者与新类型的命令代码相关联的附加数据报比特的情况下启用。在本公开的一方面，HDR写入可使用现有的寄存器写命令(例如，扩展寄存器写命令802和扩展寄存器写长命令804)来启用。
在主控设备和从动设备处，地址寄存器可具有相异的区域。例如，第一区域806可包括十六进制的寄存器0x2D到0x3F，由此具有19个寄存器位置。具有19个寄存器位置的第一区域806可被称为RFFE保留寄存器。第二区域808包括十六进制的寄存器0x0040到0xFFFF，由此具有65472个寄存器位置。具有65472个寄存器位置的第二区域808可被称为用户定义寄存器(UDR)寄存器图。
在本公开的一方面，第一区域806和/或第二区域808可被用作HDR启用配置寄存器空间。在一示例中，第一区域806或第二区域808内的寄存器范围可被保留用于启用HDR写入。也就是说，寄存器地址范围可被界定在第一区域806或第二区域808内以定义其中高速访问是适用的HDR访问区域。寄存器地址范围可通过保留位于第一区域806或第二区域808中的四个寄存器来界定。在一示例中，对于最大16比特的寄存器地址，HDR访问区域的下部地址值(下界)可被存储在第一下部地址寄存器810和第二下部地址寄存器812中。例如，下部地址值的最高有效字节(MSB)可被存储在第一下部地址寄存器810中，并且下部地址值的最低有效字节(LSB)可被存储在第二下部地址寄存器812中。HDR访问区域的上部地址值(上界)可被存储在第一上部地址寄存器814和第二上部地址寄存器816中。例如，上部地址值的MSB可被存储在第一上部地址寄存器814中，并且上部地址值的LSB可被存储在第二上部地址寄存器816中。
一旦定义了HDR访问区域，在发射机生成要被发送给特定寄存器地址的数据报的任何时间，发射机将检测将被发送的有效载荷是否是针对落在所定义HDR访问区域的界定地址限制内的寄存器地址。如果寄存器地址的确落在HDR访问区域内，则发射机将知晓要使用高数据率技术来发送有效载荷。发射机可在检测到寄存器地址落在界定的地址限制之间之后的一时间点开始以高数据率传送数据(有效载荷)。
从接收机的视角来看，接收机将首先根据单数据率(SDR)模式接收来自发射机的寄存器地址。随后，接收机将基于所接收到的寄存器地址是否落在所定义的HDR访问区域的界定地址限制内来检测是根据SDR模式还是HDR模式来解码与寄存器地址相关联的传入数据(有效载荷)。
根据本公开的各方面，由于HDR访问区域可被定义，因此发射机和接收机可通过在定义寄存器空间的HDR访问区域时排除HDR访问地址范围中的某些地址寄存器来避免使寄存器空间中的此类寄存器遭遇高数据率。
以上所述的方案的益处包括不需要新的命令代码来启用HDR访问并且不需要附加的数据报比特来指示HDR参数。此外，从高数据率到低数据率的转变自动发生。也就是说，该转变完全由被标记用于高数据率访问的寄存器区域来定义。
如以上所提及的，HDR模式包括DDR模式以及其它较高阶调制方案。相应地，以下关于DDR模式描述的本公开的各方面一般而言还可应用于HDR模式。
图9解说了RFFE混合模式写数据报的示图900和902。RFFE数据报以SDR模式操作。为了减少总线等待时间，DDR模式(或HDR模式)支持是有价值的。DDR模式有效地使带宽加倍，同时保持时钟速率与SDR模式相同。这具有缓解板级信号完整性问题的优点。
在本公开的另一方面，提供了为RFFE启用混合SDR/DDR操作模式而无需任何专用命令代码的架构。在下文中，混合SDR/DDR模式可被简称为DDR模式。DDR模式的启用或禁用可通过启用或禁用配置寄存器(例如，十六进制的寄存器0x18)内的单个配置比特来达成
参照图9，RFFE DDR模式可被用于扩展寄存器写操作900和扩展寄存器写长操作902。一旦启用了DDR模式，扩展寄存器写操作和扩展寄存器写长操作两者的总线传输等待时间就被减小。在DDR模式中，数据报的报头(例如，SA、CMD和奇偶校验P)在SDR模式中传送，并且数据报的剩余部分(例如，Reg-Adr和有效载荷PL)在DDR模式中传送。
DDR模式的示例动机是如果仅一个设备需要其总线等待时间被减小，则该一个设备可包含用于启用DDR操作模式的额外逻辑的成本。因此，支持DDR模式的设备可与不支持DDR模式的另一设备共存在同一总线上。
图10是RFFE寄存器空间1000的示图。RFFE寄存器空间1000可从十六进制的寄存器0x0000扩展到寄存器0xFFFF。
寄存器空间可访问性方面的命令关联在图10中示出。扩展寄存器操作的到达范围可被限于0x00寄存器与0xFF寄存器之间的空间。然而，复杂的RFFE从动可包含64K寄存器空间内的多个页(各自具有0x00到0xFF的1字节位置)，并且由此启用扩展寄存器操作以访问整个64K寄存器空间并且减小总线等待时间。为了达成此举，64K寄存器空间可被分段成256页(页0x00到0xFF)，每页包含256个寄存器位置。数据报中的8比特寄存器地址与页地址组合允许64K空间内的任何寄存器访问。页地址可被存储在已知的寄存器位置处并且可作为地址-MSB与数据报提供的8比特寄存器地址(地址-LSB)组合。这可以是用于扩展寄存器操作的页分段访问的基础。
图11是具有配置寄存器和页-地址寄存器的RFFE寄存器空间1100的示图。为了促成各个特征的启用和禁用，可使用8比特的配置寄存器。配置寄存器和页-地址寄存器可使用寄存器空间中的寄存器模式可访问的两个特定寄存器。例如，如图11所示，在寄存器空间中，配置寄存器可被定义在位置0x18处，并且页-地址寄存器可被定义在位置0x19处。0x18和0x19位置两者均在用户定义的空间中。
图12解说了定义配置寄存器比特的表1200和描绘配置寄存器比特的功能的示图1250。包含比特位置D7到D0的配置寄存器可被定义在寄存器位置0x18处。参照表1200和示图1250，可通过启用(例如，设为“1”)或禁用(例如，设为“0”)比特位置D2处的配置比特来启用或禁用页分段访问(PSA)。可通过启用或禁用比特位置D1处的配置比特来启用或禁用双倍数据率(DDR)模式。另外，可通过启用或禁用比特位置D0处的配置比特来启用或禁用定制掩模写(CMW)。对于D0、D1和D2，配置比特值“1”隐含着对应功能被启用，而配置比特值“0”隐含着对应功能被禁用。
图13是解说时钟与数据之间关于SDR和DDR数据传输模式的关系的示图1300。图14解说了DDR模式RFFE写入的时序图1400。如在RFFE时钟线上看到的时钟频率对于SDR模式和DDR模式是相同的。两种模式之间的差异将在以下解释。
在SDR模式中，通过将参考时钟二分频产生的Tx_CLK(传送时钟)被用来将数据移位出去。数据在正边沿上传送。相同的Tx_CLK作为RFFE总线时钟发送出去并且被接收机用来在其负边沿上锁存传入数据。因此，数据比特理想地在所传送比特的中央点处被采样。
在DDR模式中，通过将参考时钟二分频产生的Tx_CLK被用来将数据移位出去。数据在正边沿和负边沿两者上传送。RFFE总线时钟通过将Tx_CLK移位90度(四分之一循环)来生成，并且被接收机用来在其正边沿和负边沿两者上锁存传入数据。因此，数据比特理想地在所传送比特的中央点处被采样。
图15是解说占据数据报的DDR区段中的完整时钟循环的奇偶校验比特的使用的示图1500。在DDR模式中，基于有效载荷中所使用的数据字节的数目，所传送的比特数目可以是偶数或奇数。这意味着在两个可能的情形(SDR模式或DDR模式)中最后用来锁存进数据的时钟边沿可以是正(奇数数目的比特)或负(偶数数目的比特)。锁存进的最后一个比特的时钟边沿的不可预测性可使总线停放循环(BPC)的实现复杂化。
实现BPC连同数据锁存的复杂度可通过使用占据每8比特的数据之后的一个完整时钟循环的奇偶校验比特来简化。以此方式，无论有效载荷中所使用的字节数目如何，数据报的DDR区段中所传送的比特数目保持为偶数并且被用来锁存进数据的最后一个时钟边沿为负边沿。
如图15所示，在数据的每个字节之后，奇偶校验比特P可占据一个完整循环，而每个地址或数据比特仅占据半个循环。占据完整时钟循环的奇偶校验比特P的使用将数据报的DDR区段中的有效比特计数增加约11％，并且由此正面地影响对应的等待时间。
图16是解说数据报的DDR区段的结尾处的总线停放循环(BPC)的示图1600。描绘了DDR转变BPC。由于占据整个时钟循环的奇偶校验比特P的使用确保了DDR区段中偶数数目的比特被传送，因此最后一个比特1602始终在负边沿处被锁存。时钟在额外的半个循环1604内可被保持为低。在此之后，上升时钟边沿和下降时钟边沿发生在BPC 1606中以遵循用于BPC定时的现有RFFE标准。
硬件实现示例
图17是解说采用可被配置成执行本文所公开的一个或多个功能的处理电路1702的装置1700的硬件实现的简化示例的概念图。根据本公开的各种方面，本文所公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1702来实现。处理电路1702可包括一个或多个处理器1704，其由硬件和软件模块的某种组合来控制。处理器1704的示例包括：微处理器、微控制器、数字信号处理器(DSP)、ASIC、现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。该一个或多个处理器1704可包括执行特定功能并且可由软件模块1716之一来配置、增强或控制的专用处理器。该一个或多个处理器1704可通过在初始化期间加载的软件模块1716的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1716来进一步配置。
在所解说的示例中，处理电路1702可使用由总线1710一般化地表示的总线架构来实现。取决于处理电路1702的具体应用和整体设计约束，总线1710可包括任何数目的互连总线和桥接器。总线1710将各种电路链接在一起，包括一个或多个处理器1704、和存储1706。存储1706可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介质和/或处理器可读介质。总线1710还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1708可提供总线1710与一个或多个线接口电路1712之间的接口。可针对处理电路所支持的每种联网技术来提供线接口电路1712。在一些实例中，多种联网技术可共享线接口电路1712中找到的电路系统或处理模块中的一些或全部。每个线接口电路1712提供用于通过传输介质与各种其它装置通信的手段。取决于装置1700的本质，也可提供用户接口1718(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口1718可直接或通过总线接口1708通信地耦合至总线1710。
处理器1704可负责管理总线1710和一般处理，包括对存储在计算机可读介质(其可包括存储1706)中的软件的执行。在这一方面，处理电路1702(包括处理器1704)可被用来实现本文所公开的方法、功能和技术中的任一种。存储1706可被用于存储处理器1704在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任一种。
处理电路1702中的一个或多个处理器1704可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储1706中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储1706可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储1706还可包括载波、传输线、和任何其它用于传送可由计算机访问和读取的软件和/或指令的合适介质。计算机可读介质和/或存储1706可驻留在处理电路1702中、处理器1704中、在处理电路1702外部、或跨包括该处理电路1702在内的多个实体分布。计算机可读介质和/或存储1706可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。
存储1706可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1716。软件模块1716中的每一者可包括在安装或加载在处理电路1702上并被一个或多个处理器1704执行时有助于运行时映像1714的指令和数据，运行时映像1714控制一个或多个处理器1704的操作。在被执行时，某些指令可使得处理电路1702执行根据本文所描述的某些方法、算法和过程的功能。
软件模块1716中的一些可在处理电路1702初始化期间被加载，并且这些软件模块1716可配置处理电路1702以实现本文所公开的各种功能的执行。例如，一些软件模块1716可配置处理器1704的内部设备和/或逻辑电路1722，并且可管理对外部设备(诸如，线接口电路1712、总线接口1708、用户接口1718、定时器、数学协处理器等)的访问。软件模块1716可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1702提供的各种资源的访问。这些资源可包括存储器、处理时间、对线接口电路1712的访问、用户接口1718等。
处理电路1702的一个或多个处理器1704可以是多功能的，由此软件模块1716中的一些被加载和配置成执行不同功能或相同功能的不同实例。这一个或多个处理器1704可附加地被适配成管理响应于来自例如用户接口1718、线接口电路1712和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，这一个或多个处理器1704可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由一个或多个处理器1704服务的任务集。在一个示例中，多任务环境可使用分时程序1720来实现，分时程序1720在不同任务之间传递对处理器1704的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1704的控制权返回给分时程序1720。当任务具有对一个或多个处理器1704的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1720可包括操作系统、在循环基础上转移控制权的主循环、根据各功能的优先级化来分配对一个或多个处理器1704的控制权的功能、和/或通过将对一个或多个处理器1704的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。
用于以高数据率从发射机向接收机发送数据的示例性方法和设备
图18是用于跨串行总线接口向接收机发送数据的方法的流程图1800。该方法可在作为发射机(例如，总线主控)操作的设备处执行。
该设备可与接收机通信以定义寄存器空间内的高数据率(HDR)访问地址范围的下部地址限制和上部地址限制(1802)。下部地址限制可包括最高有效字节(MSB)和最低有效字节(LSB)。此外，下部地址限制的MSB可被存储在寄存器空间的第一下部地址寄存器中，并且下部地址限制的LSB可被存储在寄存器空间的第二下部地址寄存器中。上部地址限制也可包括MSB和LSB。如此，上部地址限制的MSB可被存储在寄存器空间的第一上部地址寄存器中，并且上部地址限制的LSB可被存储在寄存器空间的第二上部地址寄存器中。
在HDR访问地址范围的下部和上部限制被定义之后，设备可基于寄存器地址来生成数据报(1804)。设备可根据单数据率(SDR)模式向接收机发送寄存器地址(1806)。设备还可检测该寄存器地址是否在HDR访问地址范围内(1808)。如果该寄存器地址在HDR访问地址范围内，则设备可根据HDR模式发送数据报的有效载荷(1810)。HDR模式可包括DDR模式或其它较高阶调制方案。然而，如果该寄存器地址不在HDR访问地址范围内，则设备可根据SDR模式发送数据报的有效载荷(1812)。
图19是用于跨串行总线接口向接收机发送数据的另一方法的流程图1900。该方法可在作为发射机(例如，总线主控)操作的设备处执行。
设备可生成数据报(1902)，其中该数据报可包括至少命令字段和数据字段。在本公开的一方面，命令字段指示数据报与读操作还是写操作相关，并且指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令。在本公开的另一方面，该数据报包括读/写指示比特，其指示数据报与读操作还是写操作相关，并且该命令字段指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令。在本公开的进一步方面，该数据报包括指示数据报与读操作还是写操作相关的读/写指示比特，并且包括指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令的模式字段。
该设备可根据单数据率(SDR)模式向接收机发送命令字段(1904)，其中该命令字段指示向用于发送数据字段的高数据率(HDR)模式的转变。该设备还可根据HDR模式向接收机发送数据字段(1906)。HDR模式可包括DDR模式或其它较高阶调制方案。
图20是用于跨串行总线接口向接收机发送数据的进一步方法的流程图2000。该方法可在作为发射机(例如，总线主控)操作的设备处执行。
该设备可通过将接收机处的配置寄存器内的单个比特设为第一值来启用或禁用高数据率(HDR)模式(2002)。HDR模式可包括DDR模式或其它较高阶调制方案。在一个示例中，HDR模式可通过执行对接收机的配置寄存器(例如，位置0x18处的寄存器)的写操作以便将比特D1设为值“1”来启用。在另一示例中，HDR模式可通过执行对接收机的配置寄存器(例如，位置0x18处的寄存器)的写操作以便将比特D1设为值“0”来禁用。
该设备可生成将经由串行总线接口向接收机传送的数据报(2004)。该设备可根据单数据率(SDR)模式发送数据报的第一部分(2006)。该设备可在HDR模式被启用时根据HDR模式或者在HDR模式被禁用时根据SDR模式来发送数据报的第二部分(2008)。数据报的第一部分可包括接收机地址字段和命令字段。数据报的第二部分可包括寄存器地址和有效载荷。
图21是解说采用处理电路2102的传送方装置2100的硬件实现的简化示例的示图。由传送方装置2100执行的操作的示例包括以上关于图18、19和20的流程图描述的操作。该处理电路通常具有处理器2116，处理器2116可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路2102可以用由总线2120一般化地表示的总线架构来实现。取决于处理电路2102的具体应用和整体设计约束，总线2120可包括任何数目的互连总线和桥接器。总线2120将包括一个或多个处理器和/或硬件模块(由处理器2116、模块或电路2104、2106、2108、可配置成支持通过连接器或导线2114的通信的总线接口电路2112、以及计算机可读存储介质2118表示)的各种电路链接在一起。总线2120还可链接各种其他电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。
处理器2116负责一般性处理，包括执行存储在计算机可读存储介质2118上的软件/指令。该软件/指令在由处理器2116执行时使处理电路2102执行上文针对任何特定装置描述的各种功能。计算机可读存储介质也可被用于存储由处理器2116在执行软件时操纵的数据，包括从通过连接器或导线2114传送的码元解码得来的数据，连接器或导线2114可被配置为数据通道和时钟通道。处理电路2102进一步包括模块/电路2104、2106和2108中的至少一者。各模块/电路2104、2106和2108可以是在处理器2116中运行的软件模块、驻留/存储在计算机可读存储介质2118中的软件模块、耦合至处理器2116的一个或多个硬件模块、或其某种组合。模块/电路2104、2106、和/或2108可包括微控制器指令、状态机配置参数、或其某种组合。
在一种配置中，用于通信的装置2100包括HDR范围定义模块/电路2104，其被配置成与接收机通信以定义寄存器空间内的高数据率(HDR)访问地址范围的下部地址限制和上部地址限制。装置2100进一步包括被配置成基于寄存器地址生成数据报的数据报生成/发送模块电路2106，并且经由总线接口模块/电路2112，根据单数据率(SDR)模式向接收机发送寄存器地址，在寄存器地址在HDR访问地址范围内时根据HDR模式向接收机发送数据报的有效载荷，以及在寄存器地址不在HDR访问地址范围内时根据SDR模式向接收机发送数据报的有效载荷。该装置2100进一步包括地址检测模块/电路2108，其被配置成检测寄存器地址是否在HDR访问地址范围内。
在另一配置中，数据报生成/发送模块电路2106被配置成生成包括至少命令字段和数据字段的数据报，根据单数据率(SDR)模式向接收机发送命令字段，其中该命令字段指示向用于发送数据字段的高数据率(HDR)模式的转变，以及根据HDR模式向接收机发送数据字段。
在进一步配置中，数据报生成/发送模块电路2106被配置成通过将接收机处的配置寄存器内的单个比特设为第一值来启用高数据率(HDR)模式，通过将接收机处的配置寄存器内的该单个比特设为第二值来禁用HDR模式，生成将经由串行总线接口向接收机传送的数据报，根据单数据率(SDR)模式发送数据报的第一部分，在HDR模式被启用时根据HDR模式发送数据报的第二部分，以及在HDR模式被禁用时根据SDR模式发送数据报的第二部分。
用于以高数据率在接收机处接收来自发射机的数据的示例性方法和设备
图22是用于跨串行总线接口接收来自发射机的数据的方法的流程图2200。该方法可在作为接收机(例如，总线从动)操作的设备处执行。
该设备可与发射机通信以定义寄存器空间内的高数据率(HDR)访问地址范围的下部地址限制和上部地址限制(2202)。下部地址限制可包括最高有效字节(MSB)和最低有效字节(LSB)。此外，下部地址限制的MSB可被存储在寄存器空间的第一下部地址寄存器中，并且下部地址限制的LSB可被存储在寄存器空间的第二下部地址寄存器中。上部地址限制也可包括MSB和LSB。如此，上部地址限制的MSB可被存储在寄存器空间的第一上部地址寄存器中，并且上部地址限制的LSB可被存储在寄存器空间的第二上部地址寄存器中。
在HDR访问地址范围的下部和上部限制被定义之后，设备可接收来自发射机的与数据报相关联的寄存器地址(2204)。寄存器地址可根据单数据率(SDR)模式来接收。设备可检测该寄存器地址是否在HDR访问地址范围内(2206)。设备还可接收来自发射机的数据报的有效载荷(2208)。如果该寄存器地址在HDR访问地址范围内，则设备可根据HDR模式来解码数据报的有效载荷(2210)。HDR模式可包括DDR模式或其它较高阶调制方案。然而，如果该寄存器地址不在HDR访问地址范围内，则设备可根据SDR模式来解码数据报的有效载荷(2212)。
图23是用于跨串行总线接口接收来自发射机的数据的另一方法的流程图2300。该方法可在作为接收机(例如，总线从动)操作的设备处执行。
设备可接收来自发射机的数据报(2302)，其中该数据报可包括至少命令字段和数据字段。在本公开的一方面，命令字段指示数据报与读操作还是写操作相关，并且指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令。在本公开的另一方面，该数据报包括读/写指示比特，其指示数据报与读操作还是写操作相关，并且该命令字段指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令。在本公开的进一步方面，该数据报包括指示数据报与读操作还是写操作相关的读/写指示比特，并且包括指示数据报为扩展寄存器命令、扩展寄存器长命令、还是寄存器命令的模式字段。
该设备可根据单数据率(SDR)模式来解码命令字段(2304)，其中该命令字段指示向用于发送数据字段的高数据率(HDR)模式的转变。该设备还可基于命令字段指示、根据HDR模式来解码数据字段(2306)。HDR模式可包括DDR模式或其它较高阶调制方案。
图24是用于跨串行总线接口接收来自发射机的数据的进一步方法的流程图2400。该方法可在作为接收机(例如，总线从动)操作的设备处执行。
该设备可从发射机接收用于设置接收机处的配置寄存器内的单个比特的第一数据报(2402)。该设备可在配置寄存器内的该单个比特被设为第一值时检测到高数据率(HDR)模式被启用。替换地，该设备可在配置寄存器内的该单个比特被设为第二值时检测到HDR模式被禁用(2404)。HDR模式可包括DDR模式或其它较高阶调制方案。在一个示例中，设备可在接收机的配置寄存器(例如，位置0x18处的寄存器)中的比特D1具有如由发射机经由写操作设置的值“1”时检测到HDR模式被启用。在另一示例中，设备可在接收机的配置寄存器(例如，位置0x18处的寄存器)中的比特D1具有如由发射机经由写操作设置的值“0”时检测到HDR模式被禁用。
设备可接收来自发射机的第二数据报(2406)。该设备可根据单数据率(SDR)模式解码第二数据报的第一部分(2408)。
该设备可在HDR模式被启用时根据HDR模式或者在HDR模式被禁用时根据SDR模式解码第二数据报的第二部分(2410)。第二数据报的第一部分可包括接收机地址字段和命令字段。第二数据报的第二部分可包括寄存器地址和有效载荷。
图25是解说采用处理电路2502的接收方装置2500的硬件实现的简化示例的示图。由接收方装置2500执行的操作的示例包括以上关于图22、23和24的流程图描述的操作。该处理电路通常具有处理器2516，处理器2516可包括微处理器、微控制器、数字信号处理器、定序器和状态机中的一者或多者。处理电路2502可以用由总线2520一般化地表示的总线架构来实现。取决于处理电路2502的具体应用和整体设计约束，总线2520可包括任何数目的互连总线和桥接器。总线2520将包括一个或多个处理器和/或硬件模块(由处理器2516、模块或电路2504、2506、2508、可配置成支持通过连接器或导线2514的通信的总线接口电路2512、以及计算机可读存储介质2518表示)的各种电路链接在一起。总线2520还可链接各种其他电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。
处理器2516负责一般性处理，包括执行存储在计算机可读存储介质2518上的软件/指令。该软件/指令在由处理器2516执行时使处理电路2502执行上文针对任何特定装置描述的各种功能。计算机可读存储介质也可被用于存储由处理器2516在执行软件时操纵的数据，包括从通过连接器或导线2514传送的码元解码得来的数据，连接器或导线2514可被配置为数据通道和时钟通道。处理电路2502进一步包括模块/电路2504、2506和2508中的至少一者。各模块/电路2504、2506和2508可以是在处理器2516中运行的软件模块、驻留/存储在计算机可读存储介质2518中的软件模块、耦合至处理器2516的一个或多个硬件模块、或其某种组合。模块/电路2504、2506、和/或2508可包括微控制器指令、状态机配置参数、或其某种组合。
在一种配置中，用于通信的装置2500包括HDR范围定义模块/电路2504，其被配置成与发射机通信以定义寄存器空间内的高数据率(HDR)访问地址范围的下部地址限制和上部地址限制。装置2500进一步包括数据报接收/解码模块电路2506，其被配置成经由总线接口模块/电路2512，接收与来自发射机的数据报相关联的寄存器地址，接收来自发射机的该数据报的有效载荷，在寄存器地址在HDR访问地址范围内时根据HDR模式解码数据报的有效载荷并且在寄存器地址不在HDR访问地址范围内时根据单数据率(SDR)模式解码数据报的有效载荷。该装置2500进一步包括地址检测模块/电路2508，其被配置成检测寄存器地址是否在HDR访问地址范围内。
在另一配置中，数据报接收/解码模块电路2506被配置成接收来自发射机的数据报，其中该数据报包括至少命令字段和数据字段；根据单数据率(SDR)模式解码命令字段，其中该命令字段指示向用于发送数据字段的高数据率(HDR)模式的转变；以及基于命令字段指示、根据HDR模式来解码数据字段。
在进一步配置中，数据报接收/解码模块电路2506被配置成从发射机接收用于设置接收机处的配置寄存器内的单个比特的第一数据报；在配置寄存器内的该单个比特被设为第一值时检测到高数据率(HDR)模式被启用；在配置寄存器内的该单个比特被设为第二值时检测到HDR模式被禁用；接收来自发射机的第二数据报；根据单数据率(SDR)模式解码第二数据报的第一部分；在HDR模式被启用时根据HDR模式解码第二数据报的第二部分；以及在HDR模式被禁用时根据SDR模式解码第二数据报的第二部分。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。这些过程中各步骤的具体次序或层次可基于设计偏好来重新编排。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供先前描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (46)

1.一种在发射机处执行的用于跨串行总线接口向接收机发送数据的方法，包括：
基于寄存器地址生成数据报；
检测所述寄存器地址是否在高数据率(HDR)访问地址范围内；以及
在所述寄存器地址在所述HDR访问地址范围内时根据HDR模式向所述接收机发送所述数据报的有效载荷。
2.如权利要求1所述的方法，其特征在于，进一步包括：
根据单数据率(SDR)模式向所述接收机发送所述寄存器地址。
3.如权利要求1所述的方法，其特征在于，进一步包括：
在所述寄存器地址不在所述HDR访问地址范围内时根据单数据率(SDR)模式向所述接收机发送所述数据报的所述有效载荷。
4.如权利要求1所述的方法，其特征在于，进一步包括：
与所述接收机通信以定义寄存器空间内的所述HDR访问地址范围的下部地址限制和上部地址限制。
5.如权利要求4所述的方法，其特征在于，所述下部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)，并且其中所述MSB被存储在所述寄存器空间的第一下部地址寄存器中且所述LSB被存储在所述寄存器空间的第二下部地址寄存器中。
6.如权利要求4所述的方法，其特征在于，所述上部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)，并且其中所述MSB被存储在所述寄存器空间的第一上部地址寄存器中且所述LSB被存储在所述寄存器空间的第二上部地址寄存器中。
7.一种用于向接收机发送数据的发射机，包括：
串行总线接口；以及
处理电路，其被配置成：
基于寄存器地址生成数据报，
检测所述寄存器地址是否在高数据率(HDR)访问地址范围内，以及
在所述寄存器地址在所述HDR访问地址范围内时根据HDR模式经由所述串行总线接口向所述接收机发送所述数据报的有效载荷。
8.如权利要求7所述的发射机，其特征在于，所述处理电路被进一步配置成：
根据单数据率(SDR)模式向所述接收机发送所述寄存器地址。
9.如权利要求7所述的发射机，其特征在于，所述处理电路被进一步配置成：
在所述寄存器地址不在所述HDR访问地址范围内时根据单数据率(SDR)模式向所述接收机发送所述数据报的所述有效载荷。
10.如权利要求7所述的发射机，其特征在于，所述处理电路被进一步配置成：
与所述接收机通信以定义寄存器空间内的所述HDR访问地址范围的下部地址限制和上部地址限制。
11.如权利要求10所述的发射机，其特征在于，所述下部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)，并且其中所述MSB被存储在所述寄存器空间的第一下部地址寄存器中且所述LSB被存储在所述寄存器空间的第二下部地址寄存器中。
12.如权利要求10所述的发射机，其特征在于，所述上部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)，并且其中所述MSB被存储在所述寄存器空间的第一上部地址寄存器中且所述LSB被存储在所述寄存器空间的第二上部地址寄存器中。
13.一种在接收机处执行的用于跨串行总线接口接收来自发射机的数据的方法，包括：
从所述发射机接收与数据报相关联的寄存器地址；
检测所述寄存器地址是否在高数据率(HDR)访问地址范围内；
接收来自所述发射机的所述数据报的有效载荷；以及
在所述寄存器地址在所述HDR访问地址范围内时根据HDR模式解码所述数据报的所述有效载荷。
14.如权利要求13所述的方法，其特征在于，所述寄存器地址是根据单数据率(SDR)模式来接收的。
15.如权利要求13所述的方法，其特征在于，进一步包括：
在所述寄存器地址不在所述HDR访问地址范围内时根据单数据率(SDR)模式解码所述数据报的所述有效载荷。
16.如权利要求13所述的方法，其特征在于，进一步包括：
与所述发射机通信以定义寄存器空间内的所述HDR访问地址范围的下部地址限制和上部地址限制。
17.如权利要求16所述的方法，其特征在于，所述下部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)，并且其中所述MSB被存储在所述寄存器空间的第一下部地址寄存器中且所述LSB被存储在所述寄存器空间的第二下部地址寄存器中。
18.如权利要求16所述的方法，其特征在于，所述上部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)，并且其中所述MSB被存储在所述寄存器空间的第一上部地址寄存器中且所述LSB被存储在所述寄存器空间的第二上部地址寄存器中。
19.一种用于接收来自发射机的数据的接收机，包括：
串行总线接口；以及
处理电路，其被配置成：
经由所述串行总线接口从所述发射机接收与数据报相关联的寄存器地址，
检测所述寄存器地址是否在高数据率(HDR)访问地址范围内，
经由所述串行总线接口从所述发射机接收所述数据报的有效载荷，以及
在所述寄存器地址在所述HDR访问地址范围内时根据HDR模式解码所述数据报的所述有效载荷。
20.如权利要求19所述的接收机，其特征在于，所述寄存器地址是根据单数据率(SDR)模式来接收的。
21.如权利要求19所述的接收机，其特征在于，所述处理电路被进一步配置成：
在所述寄存器地址不在所述HDR访问地址范围内时根据单数据率(SDR)模式解码所述数据报的所述有效载荷。
22.如权利要求19所述的接收机，其特征在于，所述处理电路被进一步配置成：
与所述发射机通信以定义寄存器空间内的所述HDR访问地址范围的下部地址限制和上部地址限制。
23.如权利要求22所述的接收机，其特征在于，所述下部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)，并且其中所述MSB被存储在所述寄存器空间的第一下部地址寄存器中且所述LSB被存储在所述寄存器空间的第二下部地址寄存器中。
24.如权利要求22所述的接收机，其特征在于，所述上部地址限制包括最高有效字节(MSB)和最低有效字节(LSB)，并且其中所述MSB被存储在所述寄存器空间的第一上部地址寄存器中且所述LSB被存储在所述寄存器空间的第二上部地址寄存器中。
25.一种在发射机处执行的用于跨串行总线接口向接收机发送数据的方法，包括：
生成数据报，所述数据报包括至少命令字段和数据字段；
根据单数据率(SDR)模式向所述接收机发送所述命令字段，其中所述命令字段指示向用于发送所述数据字段的高数据率(HDR)模式的转变；以及
根据所述HDR模式向所述接收机发送所述数据字段。
26.如权利要求25所述的方法，其特征在于：
所述命令字段指示所述数据报与读操作还是写操作相关；以及
所述命令字段指示所述数据报是扩展寄存器命令、扩展寄存器长命令还是寄存器命令。
27.如权利要求25所述的方法，其特征在于：
所述数据报包括指示所述数据报与读操作还是写操作相关的读/写指示比特；以及
所述命令字段指示所述数据报是扩展寄存器命令、扩展寄存器长命令还是寄存器命令。
28.如权利要求25所述的方法，其特征在于：
所述数据报包括指示所述数据报与读操作还是写操作相关的读/写指示比特；以及
所述数据报包括指示所述数据报是扩展寄存器命令、扩展寄存器长命令还是寄存器命令的模式字段。
29.一种用于向接收机发送数据的发射机，包括：
串行总线接口；以及
处理电路，其被配置成：
生成数据报，所述数据报包括至少命令字段和数据字段，
根据单数据率(SDR)模式经由所述串行总线接口向所述接收机发送所述命令字段，其中所述命令字段指示向用于发送所述数据字段的高数据率(HDR)模式的转变，以及
根据所述HDR模式经由所述串行总线接口向所述接收机发送所述数据字段。
30.一种在接收机处执行的用于跨串行总线接口接收来自发射机的数据的方法，包括：
接收来自所述发射机的数据报，所述数据报包括至少命令字段和数据字段；
根据单数据率(SDR)模式解码所述命令字段，其中所述命令字段指示向用于发送所述数据字段的高数据率(HDR)模式的转变；以及
基于所述命令字段指示、根据所述HDR模式解码所述数据字段。
31.如权利要求30所述的方法，其特征在于：
所述命令字段指示所述数据报与读操作还是写操作相关；以及
所述命令字段指示所述数据报是扩展寄存器命令、扩展寄存器长命令还是寄存器命令。
32.如权利要求30所述的方法，其特征在于：
所述数据报包括指示所述数据报与读操作还是写操作相关的读/写指示比特；以及
所述命令字段指示所述数据报是扩展寄存器命令、扩展寄存器长命令还是寄存器命令。
33.如权利要求30所述的方法，其特征在于：
所述数据报包括指示所述数据报与读操作还是写操作相关的读/写指示比特；以及
所述数据报包括指示所述数据报是扩展寄存器命令、扩展寄存器长命令还是寄存器命令的模式字段。
34.一种用于接收来自发射机的数据的接收机，包括：
串行总线接口；以及
处理电路，其被配置成：
经由所述串行总线接口接收来自所述发射机的数据报，所述数据报包括至少命令字段和数据字段，
根据单数据率(SDR)模式解码命令字段，其中所述命令字段指示向用于发送所述数据字段的高数据率(HDR)模式的转变，以及
基于所述命令字段指示、根据所述HDR模式解码所述数据字段。
35.一种在发射机处执行的用于跨串行总线接口向接收机发送数据的方法，包括：
通过将所述接收机处的配置寄存器内的单个比特设为第一值来启用高数据率(HDR)模式；
生成将经由所述串行总线接口向所述接收机传送的数据报；
根据单数据率(SDR)模式发送所述数据报的第一部分；
在所述HDR模式被启用时根据所述HDR模式发送所述数据报的第二部分。
36.如权利要求35所述的方法，其特征在于：
所述数据报的第一部分包括接收机地址字段和命令字段；以及
所述数据报的第二部分包括寄存器地址和有效载荷。
37.如权利要求35所述的方法，其特征在于，进一步包括：
通过将所述接收机处的所述配置寄存器内的所述单个比特设为第二值来禁用所述HDR模式；以及
在所述HDR模式被禁用时根据所述SDR模式发送所述数据报的第二部分。
38.一种用于向接收机发送数据的发射机，包括：
串行总线接口；以及
处理电路，其被配置成：
通过将接收机处的配置寄存器内的单个比特设为第一值来启用高数据率(HDR)模式，
生成将经由串行总线接口向接收机传送的数据报，
根据单数据率(SDR)模式发送所述数据报的第一部分；
在所述HDR模式被启用时根据所述HDR模式发送所述数据报的第二部分。
39.如权利要求38所述的发射机，其特征在于：
所述数据报的第一部分包括接收机地址字段和命令字段；以及
所述数据报的第二部分包括寄存器地址和有效载荷。
40.如权利要求35所述的发射机，其特征在于，所述处理电路被进一步配置成：
通过将所述接收机处的所述配置寄存器内的所述单个比特设为第二值来禁用所述HDR模式；以及
在所述HDR模式被禁用时根据所述SDR模式发送所述数据报的第二部分。
41.一种在接收机处执行的用于跨串行总线接口接收来自发射机的数据的方法，包括：
从所述发射机接收用于设置所述接收机处的配置寄存器内的单个比特的第一数据报；
在所述配置寄存器内的所述单个比特被设为第一值时检测到高数据率(HDR)模式被启用；
接收来自所述发射机的第二数据报；
根据单数据率(SDR)模式解码所述第二数据报的第一部分；以及
在所述HDR模式被启用时根据所述HDR模式发送所述第二数据报的第二部分。
42.如权利要求41所述的方法，其特征在于：
所述第二数据报的第一部分包括接收机地址字段和命令字段；以及
所述第二数据报的第二部分包括寄存器地址和有效载荷。
43.如权利要求41所述的方法，其特征在于，进一步包括：
在所述配置寄存器内的所述单个比特被设为第二值时检测到所述HDR模式被禁用；以及
在所述HDR模式被禁用时根据所述SDR模式解码所述第二数据报的第二部分。
44.一种用于接收来自发射机的数据的接收机，包括：
串行总线接口；以及
处理电路，其被配置成：
经由所述串行总线接口从所述发射机接收用于设置所述接收机处的配置寄存器内的单个比特的第一数据报，
在所述配置寄存器内的所述单个比特被设为第一值时检测到高数据率(HDR)模式被启用，
经由所述串行总线接口接收来自所述发射机的第二数据报，
根据单数据率(SDR)模式解码所述第二数据报的第一部分，以及
在所述HDR模式被启用时根据所述HDR模式解码所述第二数据报的第二部分。
45.如权利要求44所述的接收机，其特征在于：
所述第二数据报的第一部分包括接收机地址字段和命令字段；以及
所述第二数据报的第二部分包括寄存器地址和有效载荷。
46.如权利要求44所述的接收机，其特征在于，所述处理电路被进一步配置成：
在所述配置寄存器内的所述单个比特被设为第二值时检测到所述HDR模式被禁用；以及
在所述HDR模式被禁用时根据所述SDR模式解码所述第二数据报的第二部分。
CN201680061312.0A 2015-10-23 2016-10-20 具有高数据率模式的射频前端设备 Pending CN108139990A (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201562245715P 2015-10-23 2015-10-23
US62/245,715 2015-10-23
US201662348635P 2016-06-10 2016-06-10
US62/348,635 2016-06-10
US15/298,015 2016-10-19
US15/298,015 US20170118125A1 (en) 2015-10-23 2016-10-19 Radio frequency front end devices with high data rate mode
PCT/US2016/057958 WO2017070377A1 (en) 2015-10-23 2016-10-20 Radio frequency front end devices with high data rate mode

Publications (1)

Publication Number Publication Date
CN108139990A true CN108139990A (zh) 2018-06-08

Family

ID=57241176

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680061312.0A Pending CN108139990A (zh) 2015-10-23 2016-10-20 具有高数据率模式的射频前端设备

Country Status (9)

Country Link
US (1) US20170118125A1 (zh)
EP (1) EP3365795A1 (zh)
JP (1) JP2018533140A (zh)
KR (1) KR20180075507A (zh)
CN (1) CN108139990A (zh)
AU (1) AU2016342248A1 (zh)
BR (1) BR112018008271A2 (zh)
TW (1) TW201729118A (zh)
WO (1) WO2017070377A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111106904A (zh) * 2019-12-23 2020-05-05 翱捷科技(上海)有限公司 一种DigRF传输端的帧发送处理方法及系统
CN114365106A (zh) * 2019-09-12 2022-04-15 高通股份有限公司 用于射频设备的模块内串行通信接口
CN114461566A (zh) * 2022-01-10 2022-05-10 武汉海微科技有限公司 基于单片机i2c接口的协议扩展与移植方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10970243B2 (en) * 2016-01-29 2021-04-06 Qorvo Us, Inc. Front end serial bus automatic bus park tri-state activation
US10530393B2 (en) 2016-12-01 2020-01-07 Western Digital Technologies, Inc. Configurable ECC decoder
US10218384B2 (en) * 2016-12-01 2019-02-26 Sandisk Technologies Llc ECC decoder with multiple decoding modes
US10565040B2 (en) 2016-12-01 2020-02-18 Western Digital Technologies, Inc. ECC decoder with selective component disabling based on decoding message resolution
US10432247B2 (en) * 2017-03-20 2019-10-01 Intel IP Corporation Sequence triggering in RF front-ends
US10423551B2 (en) * 2017-09-07 2019-09-24 Qualcomm Incorporated Ultra-short RFFE datagrams for latency sensitive radio frequency front-end
CN107979385B (zh) * 2017-11-09 2019-08-20 维沃移动通信有限公司 一种射频前端数据处理方法及移动终端
US10496568B2 (en) 2017-11-30 2019-12-03 Qualcomm Incorporated Technique for RFFE and SPMI register-0 write datagram functional extension
US20190347239A1 (en) * 2018-05-11 2019-11-14 Qualcomm Incorporated Generalized configurable trigger
CN108494530B (zh) * 2018-05-18 2023-05-12 福州大学 一种基于lte信号的软件无线电数据传输系统以及传输方法
US10983552B2 (en) * 2018-07-25 2021-04-20 Qualcomm Incorporated Low latency trigger activation mechanism using bus protocol enhancement
US11119696B2 (en) * 2018-07-31 2021-09-14 Qualcomm Incorporated Technique of register space expansion with branched paging
EP4198753A1 (en) * 2021-12-16 2023-06-21 STMicroelectronics (Research & Development) Limited Zero-power communication

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005043862A1 (en) * 2003-10-29 2005-05-12 Qualcomm Incorporated High data rate interface
US20070079025A1 (en) * 2005-10-04 2007-04-05 Tilman Gloekler High speed on-chip serial link apparatus and method
US20090097057A1 (en) * 2007-10-10 2009-04-16 Canon Kabushiki Kaisha Image processing apparatus and method
CN101917319A (zh) * 2010-02-11 2010-12-15 深圳市国微电子股份有限公司 一种高低速共存总线终端数据发送控制方法、模块及终端
US20110035580A1 (en) * 2009-08-06 2011-02-10 Broadcom Corporation Media access control security management in physical layer
JP2013207382A (ja) * 2012-03-27 2013-10-07 Nec Corp インタリーブ制御装置、インタリーブ処理装置及びインタリーブ処理方法
CN104205781A (zh) * 2012-03-30 2014-12-10 英特尔公司 超高速芯片互连通信

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007004636A1 (ja) * 2005-07-06 2009-01-29 出光興産株式会社 水分散性樹脂組成物及び水分散性ポリオレフィン系樹脂組成物
US10540284B2 (en) * 2014-07-29 2020-01-21 Nxp Usa, Inc. Cache-coherent multiprocessor system and a method for detecting failures in a cache-coherent multiprocessor system

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005043862A1 (en) * 2003-10-29 2005-05-12 Qualcomm Incorporated High data rate interface
US20070079025A1 (en) * 2005-10-04 2007-04-05 Tilman Gloekler High speed on-chip serial link apparatus and method
US20090097057A1 (en) * 2007-10-10 2009-04-16 Canon Kabushiki Kaisha Image processing apparatus and method
US20110035580A1 (en) * 2009-08-06 2011-02-10 Broadcom Corporation Media access control security management in physical layer
CN101917319A (zh) * 2010-02-11 2010-12-15 深圳市国微电子股份有限公司 一种高低速共存总线终端数据发送控制方法、模块及终端
JP2013207382A (ja) * 2012-03-27 2013-10-07 Nec Corp インタリーブ制御装置、インタリーブ処理装置及びインタリーブ処理方法
CN104205781A (zh) * 2012-03-30 2014-12-10 英特尔公司 超高速芯片互连通信

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114365106A (zh) * 2019-09-12 2022-04-15 高通股份有限公司 用于射频设备的模块内串行通信接口
CN111106904A (zh) * 2019-12-23 2020-05-05 翱捷科技(上海)有限公司 一种DigRF传输端的帧发送处理方法及系统
CN111106904B (zh) * 2019-12-23 2022-08-23 翱捷科技股份有限公司 一种DigRF传输端的帧发送处理方法及系统
CN114461566A (zh) * 2022-01-10 2022-05-10 武汉海微科技有限公司 基于单片机i2c接口的协议扩展与移植方法

Also Published As

Publication number Publication date
TW201729118A (zh) 2017-08-16
JP2018533140A (ja) 2018-11-08
AU2016342248A1 (en) 2018-04-12
EP3365795A1 (en) 2018-08-29
WO2017070377A1 (en) 2017-04-27
BR112018008271A2 (pt) 2018-10-23
US20170118125A1 (en) 2017-04-27
KR20180075507A (ko) 2018-07-04

Similar Documents

Publication Publication Date Title
CN108139990A (zh) 具有高数据率模式的射频前端设备
CN108351849A (zh) 具有经掩蔽写入的射频前端设备
US9501964B2 (en) Semiconductor device and data processing system selectively operating as one of a big endian or little endian system
CN105683936B (zh) 具有多个从设备标识符的相机控制从设备
CN108885602A (zh) 多协议i3c共用命令码
US7827337B2 (en) Sharing memory interface
US8433838B2 (en) Remote multiplexing devices on a serial peripheral interface bus
CN105637495B (zh) 低功率相机控制接口总线和设备
CN107710183A (zh) 针对50纳秒尖峰滤波器的测试
US10423551B2 (en) Ultra-short RFFE datagrams for latency sensitive radio frequency front-end
CN108292286A (zh) 用于等待时间敏感的掩蔽写入的全掩码部分比特字段（fm-pbf）技术
US10019406B2 (en) Radio frequency front end devices with masked write
CN109165185A (zh) 一种基于FPGA的PCIe信号的转换方法及装置
CN106796505B (zh) 指令执行的方法及处理器
CN113875162B (zh) Nfc读取器与双nfc接口应答器之间的数据交换装置
WO2019108307A1 (en) Technique for rffe and spmi register-0 write datagram functional extension
CN106302261B (zh) 一种控制命令转发的方法和装置
CN104035727B (zh) 用于读取数据的方法和装置
CN102446084B (zh) 一种定时信息写读控制方法及装置
US20120124272A1 (en) Flash memory apparatus
CN110062395A (zh) 用于信道侦听的方法和通信设备
US7567190B2 (en) Apparatus and method for processing data in transmitting and receiving end of RFID system
CN108391312A (zh) 一种传输块发送方法、接收方法、发送端和接收端
CN101727410A (zh) 绑定应用程序和存储设备的方法
CN103713923B (zh) 一种对一卡通读卡装置进行升级的系统及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180608