CN104143555A - 具有硅局部氧化的绝缘体上硅的集成电路及其制造方法 - Google Patents

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徐源辉
胡佑洲
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Abstract

提供一种具有硅局部氧化的绝缘体上硅的集成电路及其制造方法。集成电路包括半导体衬底及多个浅沟槽隔离(STI)区，各区在半导体衬底的上表面之下延展至少第一深度。STI区电性隔离制造于半导体衬底中的装置。集成电路还包括晶体管，其包括置于半导体衬底中的源极与漏极区、置于源极与漏极区之间的栅极介电层以及置于半导体衬底的第二部位并且在半导体上表面下延展第二深的局部氧化物层。第一深度大于第二深度。集成电路又再包括于栅极介电层与局部氧化物层上方延展的第一栅极电极。

Description

具有硅局部氧化的绝缘体上硅的集成电路及其制造方法
技术领域
技术领域大致关于集成电路及用于制造集成电路的方法，并且更尤指具有硅局部氧化(LOCOS)的绝缘体上硅的集成电路及其制造方法。
背景技术
集成电路的制造需要根据所指定的电路布局待形成于给定芯片区上的大量电路组件，如晶体管及诸如此类。一般而言，目前实施有多种制程技术，其中，对于微处理器、储存芯片、ASIC(特殊应用IC)及诸如此类的复杂电路，CMOS因为在操作速度及/或功耗及/或成本效益方面的优越特性而为最有前景的方法之一。在使用CMOS技术制造复杂集成电路期间，数百万个互补式晶体管(也就是N型信道晶体管和P型信道晶体管)是在包括有结晶半导体层的衬底之上形成。无论考量的是N型信道晶体管或P型信道晶体管，MOS晶体管都包括由具有反向掺杂或弱掺杂的信道区置于漏极区与源极区之间的高度掺杂漏极与源极区的界面所形成的所谓PN接面。信道区的导电性，也就是导电信道的驱动电流能力，是通过形成于信道区之上并且通过薄绝缘层与其隔开的栅极电极而予以控制。由于对栅极电极施加适度控制电压而形成导电信道时，信道区的导电性还取决于源极与漏极区之间的距离，也称为信道长度。因此，缩减场效晶体管的特征尺寸，尤其是栅极长度，已是重要的设计准则。
在进一步增强晶体管效能方面，除了其它优点，因PN接面的寄生电容降低的特性，SOI(绝缘体上半导体或硅)架构对于制造MOS晶体管持续获得重要性，从而相较于主体晶体管(bulk transistor)有较高的切换速度。SOI晶体管中，漏极与源极区以及信道区置于其中的半导体区，也称为本体(body)，是被介质包封(dielectricallyencapsulated)。此组构提供显著优点，但也带来多个问题。
在SOI制造技术中，装置通常是置于薄硅膜中，而埋置型氧化物层(BOX)是置于装置与衬底之间以将它们隔开。相较于传统主体硅，SOI技术具有许多优点，诸如降低的寄生电容(其导致更高速度和更低功耗)、SOI CMOS装置的完全介电隔离(其消除主体硅CMOS装置寄生闩锁效应出现并且使SOI装置具有包括高整合密度与良好抗辐射特性在内的优越效能)。
在主体硅MOSFET中，主体硅的底部可连接至固定电位。然而，在SOI MOSFET中，本体与衬底的底部电性隔离。此「浮动本体」效应导致漏极电流「扭结(kink)」效应、不正常的阈值斜率、低漏极崩溃电压、漏极电流瞬时以及噪声过冲(noise overshoot)。「扭结」效应源自撞击离子化(impact ionization)。当SOI MOSFET操作于大漏极对源极电压时，信道电子在信道的漏极端附近造成撞击离子化。电洞在装置本体中积聚(build up)，使本体电位升高并且因而使阈值电压升高。这提升了使电流对电压(I-V)曲线「扭结」的MOSFET电流。
为了解决现有SOI MOS的这个浮动本体组构所造成的非期望效应，通常采用本体接触的方法以将「本体」连接至如源极区或接地之类的固定电位。请参阅图1及图2，在传统T型栅极结构本体接触中，在T型栅极的一侧中形成的P+布植区是接触P型本体区。在操作MOS装置期间，本体区中累积的载体是经由流经P+信道而释放以降低本体区的电位。然而，此T型组构仍有一些缺点，如制造程序复杂、寄生效应提升、电特性衰减以及装置面积增加。
因此，希望提供免遭受阈值电压降低或漏电流的改良型SOI集成电路及其制造方法。此外，希望提供易于制造且占SOI衬底面积较小的SOI集成电路及其制造方法。还有，本揭露的其它特征及特性配合附图及本揭露的此背景技术经由后续本揭露的具体实施方式及所附权利要求书将变得显而易知。
发明内容
提供的是具有硅局部氧化的绝缘体上硅的集成电路及其制造方法。根据一个具体实施例，集成电路包括半导体衬底及多个浅沟槽隔离(STI)区，各区在半导体衬底的上表面之下延展至少第一深度。STI区电性隔离制于半导体衬底中的装置。集成电路还包括晶体管，其包括置于半导体衬底中的源极与漏极区、置于源极与漏极区之间的栅极介电层以及置于半导体衬底的第二部位中并且在半导体衬底的上表面之下延展第二深度的局部氧化物层。第一深度大于第二深度。集成电路还又包括在栅极介电层和局部氧化物层上方延展的第一栅极电极。
根据另一个具体实施例，制造集成电路的方法包括在半导体衬底中形成多个浅沟槽隔离(STI)区，各区于半导体衬底的上表面之下延展至少第一深度、于半导体衬底的源极与漏极区之间形成栅极介电层以及氧化半导体衬底的第二部位，从而形成在半导体衬底的上表面之下延展第二深度的局部氧化物区。第一深度大于第二深度。另外，本方法包括在栅极介电层和局部氧化物区上方形成第一栅极电极。
附图说明
将在后文搭配底下图标说明各个具体实施例，其中相同的组件符号代表相称的组件，以及其中：
图1和图2分别为先前技术SOI集成电路的俯视图和剖面图；
图3、图4和图5根据本揭露的各个具体实施例分别是SOI集成电路的俯视、剖面、和透视图；以及
图6至图12根据各个具体实施例以剖面方式示意描述用于制造图3至图5所示的SOI集成电路的方法步骤。
符号说明
200  晶体管
201  衬底
202  埋置型氧化层
203  本体区、单晶硅层、衬底层
210  局部氧化物区(LOCOS)
210a 开口
212  栅极介电层、氧化硅层
213  氮化硅层
215  光阻掩模
230  场隔离区、STI区
230a 开口
240  本体接触区
241  源极接触区
242  漏极接触区
245  栅极电极。
具体实施方式
下文的实施方式本质上仅为示例性并且意图不在于限制各个具体实施例或应用及其用途。此外，无意受限于前文背景技术或后文具体实施方式所呈现的理论。
本文所提各个具体实施例提供具有硅局部氧化的SOI集成电路及其制造方法。所揭露的具体实施例考虑到需要较少制程以完成以及在先前技术已知的硅芯片上设计所占空间较少的SOI集成电路的制造。
图3、图4及图5根据本揭露的各个具体实施例分别是SOI集成电路的俯视、剖面、及透视图。如底下更详细说明所述者，图3、图4及图5的结构可使用与现有深次微米CMOS制程兼容的制程予以制造。晶体管200(以及其它制造于相同衬底上的电路组件)是通过场隔离区230予以隔离。在所述具体实施例中，场隔离区230为在衬底201的表面下延展至深度大约3500埃进入埋置型氧化物层202内的浅沟槽隔离(STI)区。
晶体管200是制于p型本体区203中，其依次是制造于埋置型氧化物层202上方。晶体管200包括P+本体接触区240、N+源极接触区241、N+漏极接触区242、栅极介电层212、局部氧化物区(LOCOS)210、以与栅极电极245。局部氧化物区210仅在衬底上表面之下延展浅深度(d1)。浅深度d1显著小于场隔离区230的深度。在一个具体实施例中，深度d小于或等于大约400埃。局部氧化物区210未延展至埋置型氧化物层202。局部氧化物区210使源极区241与漏极区242自本体接触区240隔开。局部氧化物区在衬底表面之上延展。栅极电极245的一部分在局部氧化物区210上方延展。因此，栅极电极245是在其覆于局部氧化物区210上方的区域中隆突。场隔离区230是邻近源极区241与漏极区242、对立于局部氧化物区210而置。另一个场氧化物区230是邻近本体氧化物区240、对立于局部氧化物区210而置。源极241、漏极242以及本体接触240区延展比d1还要深的深度d2，但未延展至埋置型氧化物层202。
栅极电极具有长度及宽度，栅极电极245的长度大于栅极电极245的宽度。局部氧化物层210具有长度及宽度，其中局部氧化物层210的长度大于局部氧化物层210的宽度。栅极电极245的长度垂直于氧化物层210的长度而延展。局部氧化物层210也在半导体的上表面之上延展。源极区241具有长度及宽度，其中源极区241的长度大于源极区241的宽度，并且其中源极区241的长度平行于栅极电极245的长度而延展。漏极区242具有长度及宽度，其中漏极区242的长度大于漏极区242的宽度，并且其中漏极区242的长度平行于栅极电极245的长度而延展。本体接触区240具有长度及宽度，其中本体接触区240的长度大于本体接触区240的宽度，并且其中本体接触区240的长度平行于局部氧化物层210的长度而延展。
源极241和漏极242区两者都邻近于多个STI区230的其中一个。源极241和漏极242区两者邻近于局部氧化物层210。栅极介电层212在局部氧化物层210与多个STI区230的其中一个之间延展。
现在将说明的是根据本揭露一个具体实施例的晶体管200的制造。图6至图12以剖面方式描述根据本揭露的一个具体实施例用于将一部分晶体管200形成为部分绝缘体上硅的CMOS集成电路的方法步骤。虽然术语「MOS装置」适度意指具有金属栅极电极和氧化物栅极绝缘体的装置，但该术语将全文用于意指任何包括有置于栅极绝缘体(无论是氧化物或其它绝缘体)上方的导电栅极电极(无论是金属或其它导电材料)的半导体装置，栅极绝缘体依次是置于半导体衬底上方。在描述性实施例中，仅描述少部分CMOS集成电路。制造CMOS装置的各个步骤是众所周知的，所以，为了简便起见，许多现有步骤在本文将仅予以简述或将予以完全省略而不提供众所周知的制程细节。虽然在描述性具体实施例中，集成电路是说明为CMOS电路，但本揭露也适用于制造单信道型MOS电路。
如图6所示，本揭露一个具体实施例的方法是始于提供半导体衬底。半导体衬底较佳是具有单晶硅层203覆盖单晶硅载体衬底201而成的硅衬底。如本文中所使用者，术语「硅层」及「硅衬底」将用于包含常用于半导体产业的较纯或轻度杂质掺杂单晶硅材料以及掺和有锗、碳、及诸如此类其它元素以形成实质单晶半导体材料的硅。为了易于说明，但没有限制，半导体材料在本文中基本上将意指硅材料。单晶硅层203将用于形成N型信道及P型信道MOS晶体管。单晶硅衬底201对单晶硅层203提供支撑。单晶硅层203是通过众所周知的介电绝缘层202将单晶硅层203自单晶载体衬底201隔开的晶圆键合(wafer bonding)及薄化技术而键合至单晶硅载体衬底201。单晶硅层取决于所实现的电路功能而薄化至大约50纳米至大约300纳米(nm)的厚度。单晶硅层203及单晶硅载体衬底201两者较佳是具有每个正方格(per square)至少约1至35欧姆的电阻率。根据本揭露的一个具体实施例，薄硅层203是P型杂质并且单晶载体衬底201是P型杂质。常见为二氧化硅的介电绝缘层202较佳是具有大约50纳米至大约200纳米的厚度。
作为晶圆键合技术的一个替代方案，可通过SIMOX制程形成单晶半导体衬底。SIMOX制程是众所周知将氧离子布植到单晶硅衬底201的子表面区内的制程。循序加热单晶硅衬底及所布植的氧以形成将其为SOI层203的衬底之上部位与单晶硅衬底201的剩余部位电性隔离的子表面氧化硅介电层202。SOI层203的厚度是由所布植离子的能量所决定。不管用于形成SOI层的是那种方法，介电层202通常称为埋置型氧化物或「BOX」，并且在本文中指的就是如此。
如图6所示，氧化硅(SiO2)接垫氧化物层212在半导体结构的上表面之上热生长。接着使用标准化学气相沉积(CVD)制程将牺牲氮化硅(SiN4)层213沉积于氧化硅层212上方。在所述具体实施例中，氧化硅层212具有大约80埃的厚度以及氮化硅层213具有范围大约500至2000埃的厚度。
如图7及图8所示，场隔离区230接着制于所产生的半导体结构的上表面处。在所示实施例中，场隔离区230为使用现有CMOS处理步骤而形成的浅沟槽隔离(STI)区。在所述实施例中，STI区230具有大约3500埃的深度，但其它深度也可以。深度延展到埋置型氧化物层202内。场隔离区230搭配埋置型氧化物层202从而电性隔离衬底层203的所示部位。
图7描述用于形成场隔离区开口或「沟槽」230a的图案化及蚀刻，而图8则描述例如将氧化物沉积到开口230a内以形成场隔离区230。更尤甚者，如图7所示，开口230a是穿过氧化硅层212、氮化硅层213以及衬底层203而形成者。此开口230a的产制是通过：在氮化硅牺牲层213上方形成光阻掩模(图未示)，其中光阻掩模具有曝露后续形成开口230a处的区域的开口；进行穿过光阻掩模中的开口的干蚀刻，借以产制开口230a，并且接着移除光阻掩模。选择开口230a的位置以符合如图8所示使用标准沉积程序而沉积的场隔离区230的期望位置。CMP可用于平整化氮化层213及场隔离区230。
现在请参阅图9，图标描述用于形成局部氧化物区210的图案化及蚀刻。更尤甚者，开口210a是穿过氧化硅层212及氮化硅层213而形成者。此开口210a的产制是通过：在氮化硅牺牲层213上方形成光阻掩模215，其中光阻掩模具有曝露后续形成开口230a处的区域的开口；进行穿过光阻掩模中的开口的干蚀刻，借以产制开口210a，并且接着移除光阻掩模215。选择开口210a的位置以符合下文所述可使用已知热氧化物生长技术予以生长的局部氧化物区210的期望位置。
如图10所示，进行热氧化步骤以在衬底层203透过开口210a所曝露的部位上形成薄LOCOS隔离层210。在所述具体实施例中，薄LOCOS隔离层210具有大约800埃的总厚度。因此，薄LOCOS隔离层210在衬底层203的上表层(upper surface level)之上及之下延展大约400埃。在本揭露的一个具体实施例中，薄LOCOS隔离层210具有范围大约400至1000埃的厚度。在其它具体实施例中，控制热氧化步骤，使得薄LOCOS隔离层210具有其它厚度。在特定具体实施例中，薄LOCOS隔离层210具有小于800埃的厚度，以致此层210不会负面影响所产生的介电结构的形状。要注意的重点是，薄LOCOS隔离层210的厚度实质小于STI区230的厚度。
如图11所示，氮化硅层213是通过利用热磷酸进行蚀刻而移除。此蚀刻对氧化硅有高度选择性，并且未移除薄LOCOS隔离区210或栅极介电区212。注意到的是，栅极介电区212曝露的上表面在此蚀刻期间是受到部分移除，使得栅极介电区212的厚度得以缩减。然而，此蚀刻的受控制本质令栅极介电区212的最终厚度得以精确控制。
现在请参阅图12，为了便于说明，但没有限制，栅极电极形成材料在下文中将称为多晶硅，但本领域的技术人员将认知的是，也可使用其它材料。多晶硅可通过利用硅烷(SiH4)还原的LPCVD或CVD予以沉积。氧化硅、氮化硅、氮氧化硅或诸如此类(未予描述)的硬掩模材料层也可沉积于多晶硅层上方而有助于栅极电极的图案化及蚀刻。多晶硅层可利用图案化光阻层及现有光微影技术与Cl或HBr/O2化学制品中的电浆蚀刻而予以图案化。在本揭露的较佳具体实施例中，也形成侧壁间隔物。侧壁间隔物是以众所周知的方式通过非等向性蚀刻一层氧化硅、氮化硅或诸如此类而予以形成。此层间隔物形成材料是例如通过使用CHF3、CF4或SF6化学制品的反应性离子蚀刻(RIE)予以非等向性蚀刻而将此层自实质水平表面(多晶硅特征的顶部)移除并且将此层留在实质垂直表面(多晶硅特征的侧壁)上。
更尤甚者，为了形成栅极结构245，光阻掩模是形成于多晶硅层上方，并且穿过此栅极掩模的开口进行蚀刻。此蚀刻界定晶体管200的栅极电极245。所蚀刻的多晶硅区的剩余部位形成晶体管200的栅极电极245。
进行源极/漏极布植以产制轻度掺杂的源极/漏极区。接着邻近栅极电极245形成介电侧壁间隔物。进行N+布植以产制源极/漏极接触区241至242以及n型本体接触区240。金属自对准硅化物(metalsalicide)区是使用现有的自对准硅化物制程而形成于所产生的结构上方。标准CMOS制程是用于形成为了简单说明未予以表示的剩余后端结构(例如接触件、金属及导孔)。
如此，已提供具有硅局部氧化的SOI集成电路及其制造方法的各个具体实施例。将了解的是，所述具体实施例相较于现有的SOI结构显著降低寄生电容。另外，用以制造所述集成电路的制程与既有制程模块完全兼容。如此，可轻易且廉价地实现含有所述结构的各种新式集成电路。
尽管已在本揭露的前述实施方式呈现至少一个示例性具体实施例，仍应了解存在大量变化。也应了解的是，示例性具体实施例仅是实施例，并且无意于以任何方式限制本揭露的范畴、可应用性、或组构。反而，前述实施方式将提供本领域的技术人员用于实现本揭露示例性具体实施例的便利蓝图。了解到可对示例性具体实施例中所述组件的功能及配置施作各种变更而不脱离如所附权利要求书所提本揭露的范畴。

Claims (20)

1.一种集成电路，包含：
半导体衬底；
多个浅沟槽隔离(STI)区，各区在该半导体衬底的上表面之下延展至少第一深度，其中，所述浅沟槽隔离区电性隔离制于该半导体衬底中的装置；以及
晶体管，包含：
置于该半导体衬底中的源极与漏极区；
置于该源极与漏极区之间的栅极介电层；
置于该半导体衬底的第二部位中并且在该半导体衬底的该上表面之下延展第二深度的局部氧化物层，其中，该第一深度大于该第二深度；以及
于该栅极介电层和该局部氧化物层上方延展的栅极电极。
2.根据权利要求1所述的集成电路，其中，该半导体衬底为绝缘体上硅的衬底。
3.根据权利要求1所述的集成电路，其中，该栅极电极具有长度与宽度，以及其中，该栅极电极的该长度大于该栅极电极的该宽度。
4.根据权利要求3所述的集成电路，其中，该局部氧化物层具有长度与宽度，以及其中，该局部氧化物层的该长度大于该局部氧化物层的该宽度。
5.根据权利要求4所述的集成电路，其中，该栅极电极的该长度垂直于该局部氧化物层的该长度而延展。
6.根据权利要求4所述的集成电路，其中，该局部氧化物层是于该半导体衬底的该上表面之上延展。
7.根据权利要求4所述的集成电路，其中，该源极区具有长度与宽度，以及其中，该源极区的该长度大于该源极区的该宽度，以及其中，该源极区的该长度平行于该栅极电极的该长度而延展。
8.根据权利要求7所述的集成电路，其中，该漏极区具有长度与宽度，以及其中，该漏极区的该长度大于该漏极区的该宽度，以及其中，该漏极区的该长度平行于该栅极电极的该长度而延展。
9.根据权利要求4所述的集成电路，还包含本体接触区。
10.根据权利要求9所述的集成电路，其中，该本体接触区具有长度与宽度，以及其中，该本体接触区的该长度大于该本体接触区的该宽度，以及其中，该本体接触区的该长度平行于该局部氧化物层的该长度而延展。
11.根据权利要求9所述的集成电路，其中，该源极、该漏极以及该本体接触区在该半导体衬底的该上表面之下延展第三深度，以及其中，该第三深度小于该第一深度但大于该第二深度。
12.根据权利要求1所述的集成电路，其中，该栅极电极在该多个浅沟槽隔离区的其中一个的一部分上方进一步延展。
13.根据权利要求12所述的集成电路，其中，该源极与该漏极区两个都邻近于该多个浅沟槽隔离区的该其中一个。
14.根据权利要求12所述的集成电路，其中，该源极与该漏极区两个都邻近于该局部氧化物层。
15.根据权利要求12所述的集成电路，其中，该栅极介电层在该局部氧化物层与该多个浅沟槽隔离区的该其中一个之间延展。
16.一种制造集成电路的方法，包含的步骤为：
在半导体衬底中形成多个浅沟槽隔离(STI)区，各区在该半导体衬底的上表面之下延展至少第一深度；
在该半导体衬底的源极与漏极区的第一部位上方形成栅极介电层；
氧化该半导体衬底的第二部位，借以形成在该半导体衬底的上表面之下延展第二深度的局部氧化物区，其中，该第一深度大于该第二深度；以及
在该栅极介电层和该局部氧化物区上方形成栅极电极。
17.根据权利要求16所述的方法，其中，形成该多个浅沟槽隔离区包含在该半导体衬底中蚀刻多个沟槽区并且在该多个沟槽中沉积氧化硅材料。
18.根据权利要求16所述的方法，其中，氧化该半导体衬底的该第二部位包含热氧化该半导体衬底的该第二部位。
19.根据权利要求16所述的方法，其中，形成该栅极电极包含沉积以及蚀刻多晶硅层。
20.一种集成电路，包含：
绝缘体上硅半导体衬底；
多个浅沟槽隔离(STI)区，各区延展到该绝缘体上硅半导体衬底的埋置型氧化物层中，其中，所述浅沟槽隔离区电性隔离制于该半导体衬底中的装置；以及
晶体管，包含：
置于该半导体衬底中的源极与漏极区；
置于该源极与漏极区之间的栅极介电层；
置于该半导体衬底的第二部位中并且在该半导衬底的该上表面之下延展深度以及在该半导衬底的该上表面之上延展高度的局部氧化物层；以及
在该栅极介电层与该局部氧化物层上方延展的栅极电极，其中，该栅极电极和该局部氧化物层是呈T形组构而设置；以及邻近于该晶体管的该局部氧化物层而设置的本体接触区。
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