CN104122851A - 一种多通道大动态范围的数据采集系统 - Google Patents

Abstract

本发明提出了一种多通道大动态范围的数据采集系统，所述的数据采集系统基于的FPGA单元实现，所述数据采集系统包含：若干路并行的数据采集通道，用于将待测模拟信号进行调理和放大，并将调理放大后的模拟信号转换为数字信号；采集控制模块，用于对控制并管理各数据采集通道，包括：各通道的启动或停止命令、增益参数的下发，各数据采集通道数据的排列、抽取以及上传数据的打包；总线控制模块，用于根据CPCI总线协议控制多通道大动态范围的数据采集系统对外部总线的访问和通讯，同时还自定义DSP和MCU接口；时钟管理模块，用于为各数据采集通道的模数转换器、采集控制模块和总线控制模块提供时钟。

Description

一种多通道大动态范围的数据采集系统

技术领域

本发明属于水声信号处理及水声电子设计领域，特别涉及多通道、大动态范围、低输入噪声、低通道间串扰的数据采集系统。

背景技术

数据采集系统是水声信号处理设备中必不可少的重要组成部分。随着，现代水声信号处理技术的进步，水声信号采集的通道数量也在逐渐增加，所以高集成度的多通道数据采集系统对于现代水声信号处理技术的实践具有尤为重要的意义。同时，由于水声信号的自身特点及水下环境特殊性，应用于水声信号处理系统中的数据采集系统要求有较大的动态范围及较低的输入噪声和通道间串扰。

目前，已有的多通道数据采集系统动态范围较小（例如NI公司的NI PXIe6363采集卡，32通道，分辨率为16bit，理论动态范围90dB），而大动态范围数据采集系统的单板通道数量又有限（例如NI公司的NI PXIe4499数据采集卡，分辨率为24bit，理论动态范围138dB，有效动态范围114dB，单板通道数为16）。在实现大规模水声信号处理系统时，如果数据采集系统单板通道数量有限，则需要同时使用多块板卡，势必增加系统的规模及复杂程度，从而影响系统的可维护性及可操作性。目前，商用的基于选择开关的多路模数转换芯片能实现高动态范围和低输入噪声。然而，这些转换芯片通过多路选择开关复用内部集成的单个模数转换器，在实现低谐波失真和低通道间串扰性能方面普遍存在困难。输入噪声、谐波失真及通道间串扰将大大降低数据采集的有效动态范围。

综上，现有的多通道数据采集系统在通道数量及动态范围等性能上难以兼顾，还不能很好地适应水声信号处理领域的应用。

发明内容

本发明的目的在于，针对上述技术的不足，提供一种多通道、大动态范围的数据采集系统，同时满足低输入噪声、低通道间串扰、低谐波失真、高共模抑制比等性能要求。

为了实现上述目的，本发明提供了一种多通道大动态范围的数据采集系统，所述的数据采集系统基于的FPGA单元实现，所述数据采集系统包含：

若干路并行的数据采集通道，用于将待测模拟信号进行调理和放大，并将调理放大后的模拟信号转换为数字信号；

采集控制模块，用于对控制并管理各数据采集通道，包括：各通道的启动或停止命令、增益参数的下发，各数据采集通道数据的排列、抽取以及上传数据的打包；

总线控制模块，用于根据CPCI总线协议控制多通道大动态范围的数据采集系统对外部总线的访问和通讯，同时还自定义DSP和MCU接口；

时钟管理模块，用于为各数据采集通道的模数转换器、采集控制模块和总线控制模块提供时钟；

其中，所述各数据采集通道进一步包含依次串联连接的：调理电路、增益控制模块、ΣΔ模数转换器和为模数转换器提供参考电压的基准电源；

所述调理电路采用电阻电容网络对待测模拟信号进行带通滤波；所述增益控制模块对信号进行放大，并依据对运算放大器配置电阻的选择进而控制运算放大器的放大倍数；所述ΣΔ模数转换器进行信号的模数转换。

上述系统还包含：电源管理模块，用于为各数据采集通道、采集控制模块、总线控制模块和时钟管理模块提供工作电源。

上述采集控制模块基于FPGA电路实现，该采集控制模块进一步包含依次串联连接的：ADC接口控制子模块、数据接收子模块、数据输出子模块；

所述ADC接口控制子模块，用于负责各ΣΔ模数转换器与FPGA的连接；

所述数据接收子模块，用于将模数转换后的原始数据进行逐点排列，并缓存在FPGA的存储器；

所述数据输出子模块，用于按照上位机的要求将缓存中的数据进行抽取，并重新按通道顺序排列为新的数据包，用于上位机或下一级处理器读取。

上述采集控制模块还包含：FLASH存储器和复位电路；

所述FLASH存储器，用于负责存储FPGA的配置信息；

所述复位电路，用于为FPGA提供复位信号。

上述时钟管理模块进一步包含：时钟发生器、缓冲器、若干总线驱动器；

所述时钟发生器，用于基于晶振产生若干组同步时钟信号；

总线驱动器，用于将产生的每组时钟信号转化为8路AD_CLKx_n信号，再将这些时钟信号作为各数据采集通道的控制时钟；

其中，所述时钟发生器通过SPI接口接收FPGA的控制，所述缓冲器用于将66MHz晶振频率输出分别同步传送给FPGA和PCI9656芯片。

上述总线控制模块进一步包含：总线控制器、E²PROM存储器、FPGA总线控制子模块；

所述总线控制器遵循标准的CPCI总线协议，用于负责与CPCI总线上的其它设备进行通讯；

所述E²PROM存储器，用于负责存储总线控制器的配置信息；

所述FPGA总线控制子模块，用于负责设置总线控制器的初始时钟及时序，同时控制FPGA与总线控制器的数据通讯。

上述电源管理模块包含：

第一DC/DC电源芯片，用于将来自CPCI总线的+5V电源同时转换为+3.3V、+2.5V及+1.2V，所述3.3V电源为FPGA提供工作电压，所述+2.5V及+1.2V电源分别为FPGA芯片的内核及端口提供工作电压；

第二DC/DC电源芯片，用于将来自CPCI总线的+12V电源转换为+5V数字电源，经滤波、隔离后再生成+5V模拟电源，其中模拟电源供模数转换器的模拟电路使用，数字电源供其它数字器件使用；

第三DC/DC电源芯片和第四DC/DC电源芯片，用于将来自CPCI总线上的+12V、-12V电压转换为+10V、-10V电压，作为数据采集通道包含的放大器的工作电压。

与现有技术相比，本发明的有益效果：

与现有技术相比，本发明的技术优势在于在单一的CPCI总线电路板上实现了32通道数据采集，并以24bit分辨率的模数转换器并进行有效滤波实现了大于123dB的有效动态范围数据采集，从而实现了多通道与大动态范围数据采集的有机结合。同时，本发明也达到了低输入噪声、低通道间串扰、低谐波失真、高共模抑制比等性能要求。

附图说明

图1为本发明实施例中数据采集系统的总体结构图；

图2为本发明实施例中数据采集通道的结构图；

图3为本发明实施例中采集控制模块的结构图；

图4为本发明实施例中时钟管理模块的结构图；

图5为本发明实施例中总线控制模块的结构图；

图6为本发明实施例中电源管理模块的结构图。

图7为本发明实施例中滤波电路原理图。

图8为本发明实施例中增益控制电路原理图。

具体实施方式

下面结合附图和实施例对本发明所述方法进行详细说明。

如图1所示，本发明提供的数据采集系统包括：32个数据采集通道，采集控制模块，时钟管理模块，总线控制模块和电源管理模块。每个数据采集通道包括独立的调理电路、增益控制模块、ΣΔ模数转换器及其外围电路。外部待测模拟信号与各数据采集通道的调理电路输入端相连；各通道模数转换器输出端与采集控制模块相连；各通道时钟、采集控制模块、总线控制模块时钟由时钟管理模块统一提供；各通道及各模块电源由电源管理模块统一提供。其中：

数据采集通道，功能在于先将待测模拟信号进行调理、放大，然后将模拟信号转换为数字信号。各通道采用独立的24bit分辨率模数转换器，在保证了大动态范围的同时，也降低了通道间串扰，从而进一步保证了数据采集的有效动态范围。

采集控制模块，功能在于对各采集通道的控制及数据管理，包括各通道的启动/停止命令、增益参数的下发，各通道数据的排列、抽取以及上传数据的打包等功能。时钟管理模块，功能在于为各通道的模数转换器提供时钟，其优点在所有时钟信号统一由一个时钟发生器产生，并经过驱动电路输出，可以保证各通道时钟的严格同步以及可靠的时钟驱动能力；同时，采集控制模块和总线控制模块的时钟也由该模块统一提供。

总线控制模块，功能在于根据标准的CPCI总线协议，控制整个系统对外部总线的访问及通讯，以使本数据采集系统可工作于CPCI系统之中。同时，还自定义了通讯接口，可以与外部DSP、MCU等处理器进行直接数据交换。

电源管理模块，功能在于给各数据采集通道、各模块提供工作电源，其中包括±10V、+5V、+3.3V、+2.5V、+1.2V电压；同时，还负责电源的短路保护、过载保护等。

时钟管理模块，功能在于为各通道的模数转换器提供时钟。传统电路多采用FPGA输出时钟作为数模转换器时钟，尽管电路简单但往往会导致始终一致性差、驱动能力不足等问题。本发明采用的电路采用独立的专用时钟发生器及总线驱动器，其优点在于可以保证各通道时钟的严格同步以及可靠的时钟驱动能力，极大地保证了个通道信号的相位一致性；同时，采集控制模块和总线控制模块的时钟也由该模块统一提供。

待测模拟信号连接于各数据采集通道的调理电路输入端，经滤波、放大等处理后，模拟信号进入到模数转换器进行模拟/数字信号转化。各通道的数字信号分别输入至采集控制模块进行数据的排列、缓存。同时，采集控制模块将已经缓存的数据，根据上位机的要求进行重新抽取、打包，并通过总线控制模块送至CPCI总线上，供上位机读取，或将打包数据直接送至自定义通讯接口，供下一级处理器读取，以进行数据处理。在整个系统运行过程中，上位机指令通过总线控制器发送给采集控制单元，再由采集控制单元直接控制各数据采集通道，例如采集通道的开启/停止、采集通道的信号增益调节、数据排列方式、缓存长度等。

实施例

本发明的数据采集通道实施例如图2所示，包括调理电路201、增益控制模块202、ΣΔ模数转换器203、基准电源204及其外围电路。其中，调理电路201应用常规的电阻电容网络对信号进行带通滤波，如图7所示；增益控制模块202应用OPA209A芯片对信号进行放大，应用ADG608芯片选择相对应电阻网络控制运算放大器的放大倍数，从而实现对信号增益的控制（传统增益控制直接选用集成有增益控制电路的AD芯片，其问题在于会引入较大的电噪声，从而降低数据采集的有效动态范围），增益控制电路的原理图如图8所示。ΣΔ模数转换器203应用AD7764芯片进行信号的模数转换，该模数转换器分辨率为24bit，最大的理论动态范围可达到138dB。各通道均采用独立的调理、增益控制及模数转换电路，以保证最低的通道间串扰，而各通道时钟信号统一来自于时钟管理模块，以保证各通道严格的相位一致性；基准电源204应用ADR444BR芯片实现基准电压模块，为模数转换器提供精确的参考电压。

本发明的采集控制模块实施例如图3所示，主要由FPGA（Xilinx公司的XC4SX35FF668芯片）实现，包括其外部电路及内部模块。其中，外部电路有FLASH存储器304（XCF16PVO48芯片）、复位电路305（ADM1818-10ART芯片）等。采集控制内部模块由逻辑编程实现，主要包含：ADC接口控制子模块301、数据接收子模块302、数据输出子模块303等部分。其中，ADC接口控制子模块301负责模数转换器与FPGA的连接，其接口是SPI连接方式；数据接收子模块302负责将接收到的原始数据进行逐点排列，并缓存在FPGA的存储器中。数据输出子模块303按照上位机的要求将缓存中的数据进行抽取，并重新按通道顺序排列为新的数据包，以便上位机或下一级处理器读取。FLASH存储器304负责存储FPGA的配置信息。305为FPGA提供可靠的复位信号。

本发明的时钟管理模块实施例如图4所示，包括高性能时钟发生器CDCE62005芯片401、缓冲器CY2305CSXI402、总线驱动器74ALVCHR162245G403及其它外围电路。高性能时钟发生器CDCE62005芯片401负责产生4组同步时钟信号，每组信号再经总线驱动器403转化为各8路AD_CLKx_n信号，这些时钟信号最终作为各数据采集通道的控制时钟，这样就保证了32路模数转换器的时钟一致性。同时，高性能时钟发生器CDCE62005芯片401通过SPI接口受到FPGA的控制。缓冲器CY2305CSXI402则负责产生PCI9656BA芯片与FPGA总线控制子模块间的局部总线时钟。

本发明的总线控制模块实施例如图5所示，包括总线控制器501（PCI9656BA芯片）、E²PROM存储器502（93CS66L）、FPGA中的总线控制子模块503及它其外围电路。总线控制器501遵循标准的CPCI总线协议，负责与CPCI总线上的其它设备进行通讯。E²PROM存储器502存储器则负责存储总线控制器的配置信息。FPGA中的总线控制子模块503负责设置总线控制器的初始时钟及时序，同时控制FPGA与总线控制器的数据通讯。

电源管理模块实施例如图6所示，主要由型号为LTM4615IV的DC/DC电源芯片601、型号为LM22673TJE-5.0的DC/DC电源芯片602、型号为LT1086IM DC/DC电源芯片603、型号为LT1185IQ的DC/DC电源芯片604及其它外围电路实现。DC/DC电源芯片601将来自CPCI总线的+5V电源同时转换为+3.3V、+2.5V及+1.2V，3.3V电源为FPGA、PCI9656等器件提供工作电压，+2.5V及+1.2V电源为FPGA芯片的内核及端口提供工作电压。DC/DC电源芯片602将来自CPCI总线的+12V电源转换为+5V数字电源，经滤波、隔离后再生成+5V模拟电源，其中模拟电源供模数转换器的模拟电路使用，数字电源供其它数字器件使用。DC/DC电源芯片603、DC/DC电源芯片604则分别将来自CPCI总线上的+12V、-12V电压转换为+10V、-10V电压，作为采集通道放大器的工作电压。

总之，本发明提供一种多通道、大动态范围的数据采集系统，同时满足低输入噪声、低通道间串扰、低谐波失真、高共模抑制比等性能要求。该数据采集系统包括：32个数据采集通道，1个采集控制模块，1个时钟管理模块，1个总线控制模块，1个电源管理模块。现有的多通道数据采集系统在通道数量及动态范围等性能上难以兼顾，还不能很好地适应水声信号处理领域的应用。所以本发明针对目前技术的不足，提供一种多通道、大动态范围的数据采集系统。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (7)

1.一种多通道大动态范围的数据采集系统，其特征在于，所述的数据采集系统基于FPGA单元实现，所述数据采集系统包含：

若干路并行的数据采集通道，用于将待测模拟信号进行调理和放大，并将调理放大后的模拟信号转换为数字信号；

采集控制模块，用于对控制并管理各数据采集通道，包括：各通道的启动或停止命令、增益参数的下发，各数据采集通道数据的排列、抽取以及上传数据的打包；

总线控制模块，用于根据CPCI总线协议控制多通道大动态范围的数据采集系统对外部总线的访问和通讯，同时还自定义DSP和MCU接口；

时钟管理模块，用于为各数据采集通道的模数转换器、采集控制模块和总线控制模块提供时钟；

其中，所述各数据采集通道进一步包含依次串联连接的：调理电路、增益控制模块、ΣΔ模数转换器和为模数转换器提供参考电压的基准电源；

所述调理电路采用电阻电容网络对待测模拟信号进行带通滤波；所述增益控制模块对信号进行放大，并依据对运算放大器配置电阻的选择进而控制运算放大器的放大倍数；所述ΣΔ模数转换器进行信号的模数转换。

2.根据权利要求1所述的多通道大动态范围的数据采集系统，其特征在于，所述系统还包含：电源管理模块，用于为各数据采集通道、采集控制模块、总线控制模块和时钟管理模块提供工作电源。

3.根据权利要求1所述的多通道大动态范围的数据采集系统，其特征在于，所述采集控制模块基于FPGA电路实现，该采集控制模块进一步包含依次串联连接的：ADC接口控制子模块、数据接收子模块、数据输出子模块；

所述ADC接口控制子模块，用于负责各ΣΔ模数转换器与FPGA的连接；

所述数据接收子模块，用于将模数转换后的原始数据进行逐点排列，并缓存在FPGA的存储器；

所述数据输出子模块，用于按照上位机的要求将缓存中的数据进行抽取，并重新按通道顺序排列为新的数据包，用于上位机或下一级处理器读取。

4.根据权利要求3所述的多通道大动态范围的数据采集系统，其特征在于，所述采集控制模块还包含：FLASH存储器和复位电路；

所述FLASH存储器，用于负责存储FPGA的配置信息；

所述复位电路，用于为FPGA提供复位信号。

5.根据权利要求1所述的多通道大动态范围的数据采集系统，其特征在于，所述时钟管理模块进一步包含：时钟发生器、缓冲器、若干总线驱动器；

所述时钟发生器，用于基于晶振产生若干组同步时钟信号；

总线驱动器，用于将产生的每组时钟信号转化为8路AD_CLKx_n信号，再将这些时钟信号作为各数据采集通道的控制时钟；

其中，所述时钟发生器通过SPI接口接收FPGA的控制，所述缓冲器用于将66MHz晶振频率输出分别同步传送给FPGA和PCI9656芯片。

6.根据权利要求1所述的多通道大动态范围的数据采集系统，其特征在于，所述总线控制模块进一步包含：总线控制器、E²PROM存储器、FPGA总线控制子模块；

所述总线控制器遵循标准的CPCI总线协议，用于负责与CPCI总线上的其它设备进行通讯；

所述E²PROM存储器，用于负责存储总线控制器的配置信息；

所述FPGA总线控制子模块，用于负责设置总线控制器的初始时钟及时序，同时控制FPGA与总线控制器的数据通讯。

7.根据权利要求2所述的多通道大动态范围的数据采集系统，其特征在于，所述电源管理模块包含：

第一DC/DC电源芯片，用于将来自CPCI总线的+5V电源同时转换为+3.3V、+2.5V及+1.2V，所述3.3V电源为FPGA提供工作电压，所述+2.5V及+1.2V电源分别为FPGA芯片的内核及端口提供工作电压；

第二DC/DC电源芯片，用于将来自CPCI总线的+12V电源转换为+5V数字电源，经滤波、隔离后再生成+5V模拟电源，其中模拟电源供模数转换器的模拟电路使用，数字电源供其它数字器件使用；

第三DC/DC电源芯片和第四DC/DC电源芯片，用于将来自CPCI总线上的+12V、-12V电压转换为+10V、-10V电压，作为数据采集通道包含的放大器的工作电压。