CN110006426B - 基于fpga的多通道加速度计数据采集系统及采集方法 - Google Patents

基于fpga的多通道加速度计数据采集系统及采集方法 Download PDF

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Abstract

本发明公开了一种基于FPGA的多通道加速度计数据采集系统，包括加速度计，本发明还包括数据采集机构和供电机构，所述数据采集机构包括至少一个数据传输模块和FPGA主控模块，所述FPGA主控模块经所述数据传输模块与所述加速度计相连，所述加速度计和所述FPGA主控模块均与所述供电机构相连。本发明采用上述结构的基于FPGA的多通道加速度计数据采集系统，仅通过一块FPGA主控芯片及其配套电路即可对八只加速度计输出的数据进行处理并传送至上位机，结构简单，检测成本低。

Description

基于FPGA的多通道加速度计数据采集系统及采集方法
技术领域
本发明涉及一种数据采集技术，尤其涉及一种基于FPGA的多通道加速度计数据采集系统。
背景技术
随着惯性技术的快速发展，惯性产品已经不仅仅在军事领域普及应用，在民用领域例如车载导航、无人机姿态控制、石油煤矿井下定位定向等方面也已经得到广泛应用。加速度计作为惯性技术的核心产品，在我国每年有巨大的需求量，目前已有多通道加速度计数据采集方案是使用惯性导航系统内的三轴加速度计处理模块进行三轴加速度计的数据采集，但此方案主要用于惯性导航系统内部，惯性导航系统内部的电路板上集成有一些数据处理模块和开关模块，其他模块对数据采集本身没有功效，增加了采集系统的成本。
发明内容
本发明的目的是提供一种基于FPGA的多通道加速度计数据采集系统，仅通过一块FPGA主控芯片及其配套电路即可对八只加速度计输出的数据进行处理并传送至上位机，结构简单，检测成本低。
为实现上述目的本发明提供了一种基于FPGA的多通道加速度计数据采集系统，包括加速度计，本发明还包括数据采集机构和供电机构，所述数据采集机构包括至少一个数据传输模块和FPGA主控模块，所述FPGA主控模块经所述数据传输模块与所述加速度计相连，所述加速度计和所述FPGA主控模块均与所述供电机构相连。
优选的，所述供电机构包括+5v电压源、3.3v稳压模块和1.2v稳压模块所述+5v电压源依次经所述3.3v稳压模块、第一滤波模块与所述FPGA主控模块相连，所述3.3v稳压模块的输出端还依次经所述1.2v稳压模块、第二滤波模块与所述加速度计相连。
优选的，所述3.3v稳压模块采用TPS73733芯片，所述1.2v稳压模块采用TPS73701芯片。
优选的，所述第一滤波模块和所述第二滤波模块均为由并联电容组成的滤波电路。
优选的，所述数据采集机构包括八个所述数据传输模块，所述数据传输模块采用MAX3490接口芯片。
优选的，所述FPGA主控模块选用XC6SLX25-3CSG324I芯片。
优选的，所述FPGA主控模块还与上位机相通讯。
一种基于FPGA的多通道加速度计数据采集系统的采集方法，包括以下步骤：
S0、FPGA主控模块采集八个加速度计的电流信号；
S00、开始
S01、开始检测输入FPGA主控模块的高低电平；
S02、判断是否连续输入N个高电平；若是，则执行步骤S03；若否，则返回执行步骤S01；
S03、直至检测到第一个低电平前的剩余高电平个数；
S04、是否是连续低电平；若是，则检测连续低电平的个数，并执行步骤S05；若否则返回执行步骤S01；
S05、分别保存高低电平个数；
S06、判断高电平个数是否大于低电平个数，若是，则输出1，并返回执行步骤S00；若否，则输出0，并返回执行步骤S00；
S1、上位机接收FPGA主控模块打包后的八个电流信号；
S10、开始；
S11、检测第一个字节；
S12、判断第一个字节是否为EB；若是，则执行步骤S13；若否，则返回执行步骤S10；
S13、检测第二个字节；
S14、判断第二个字节是否为80；若是，则执行步骤S15；若否，则返回执行步骤S10；
S15、检测第三个字节；
S16、判断第三个字节是否为55；若是，则执行步骤S17；若否，则返回执行步骤S10；
S17、检测第四个字节；
S18、判断第四个字节是否为AA；若是，则执行步骤S19；若否，则返回执行步骤S10；
S19、计算接收的电流信号的十进制输出值，并返回执行步骤S10。
优选的，剩余高电平个数为输入信号全部高电平去除N个高电平后剩余的高电平个数。
因此，本发明的采用上述结构的基于FPGA的多通道加速度计数据采集系统，仅通过一块FPGA主控芯片及其配套电路即可对八只加速度计输出的数据进行处理并传送至上位机，结构简单，检测成本低。
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
图1为本发明的实施例一种基于FPGA的多通道加速度计数据采集系统的结构框图；
图2为本发明的实施例一种基于FPGA的多通道加速度计数据采集系统的采集方法的FPGA主控模块信号采集逻辑图；
图3为本发明的实施例一种基于FPGA的多通道加速度计数据采集系统的采集方法的上位机信号采集逻辑图。
具体实施方式
以下将结合附图对本发明作进一步的描述，需要说明的是，本实施例以本技术方案为前提，给出了详细的实施方式和具体的操作过程，但本发明的保护范围并不限于本实施例。
图1为本发明的实施例一种基于FPGA的多通道加速度计数据采集系统的结构框图，如图1和图2所示，本发明的结构，基于FPGA的多通道加速度计数据采集系统，包括加速度计，本发明还包括数据采集机构和供电机构，所述数据采集机构包括至少一个数据传输模块和FPGA主控模块，其中，所述FPGA主控模块选用XC6SLX25-3CSG324I芯片，XC6SLX25-3CSG324I芯片是一款低功耗、高性能、大容量的FPGA芯片，芯片上包括24051逻辑单元，最大可用266个I/O接口，18Kb(2*9Kb)RAM，满足本设计需求；且本实施例所述数据采集机构包括八个所述数据传输模块，所述数据传输模块采用MAX3490接口芯片，MAX3490接口芯片最大传输速率可达10Mbps，总线上允许多达32个驱动器/收发器，且驱动器具有短路电流限制和对功耗过大的保护弄能，接收器具有故障安全保护功能，可在两个输入端都开路时，保证高逻辑输出；所述FPGA主控模块经所述数据传输模块与所述加速度计相连，所述加速度计和所述FPGA主控模块均与所述供电机构相连，所述FPGA主控模块还与上位机相通讯。
具体的，所述供电机构包括+5v电压源、3.3v稳压模块和1.2v稳压模块所述+5v电压源依次经所述3.3v稳压模块、第一滤波模块与所述FPGA主控模块相连，所述3.3v稳压模块的输出端还依次经所述1.2v稳压模块、第二滤波模块与所述加速度计相连，其中，所述3.3v稳压模块采用TPS73733芯片，所述1.2v稳压模块采用TPS73701芯片，TPS系列芯片可产生-0.3V～5.5V的基准电压，输出电压精度误差最大0.5％；所述第一滤波模块和所述第二滤波模块均为由并联电容组成的滤波电路。
因上述模块涉及的电路连接方式和原理均为本领域常规技术手段，即各模块涉及的芯片均为市场上成熟的产品，本申请只需采购后按照说明书连接即可，具体的连接方式并不为本申请的发明点，故在此不做赘述。
图2为本发明的实施例一种基于FPGA的多通道加速度计数据采集系统的采集方法的FPGA主控模块信号采集逻辑图，图3为本发明的实施例一种基于FPGA的多通道加速度计数据采集系统的采集方法的上位机信号采集逻辑图，如图2和图3所示，一种基于FPGA的多通道加速度计数据采集系统的采集方法，包括以下步骤：
S0、FPGA主控模块采集八个加速度计的电流信号；
S00、开始
S01、开始检测输入FPGA主控模块的高低电平；
S02、判断是否连续输入N个高电平；若是，则执行步骤S03；若否，则返回执行步骤S01；
S03、直至检测到第一个低电平前的剩余高电平个数；
剩余高电平个数为输入信号全部高电平去除N个高电平后剩余的高电平个数，除去系统开始时采集到的N个高电平，是因为无法判断其完整性；
S04、是否是连续低电平；若是，则检测连续低电平的个数，并执行步骤S05；若否则返回执行步骤S01；低电平的判断标准为小于70％*波特率；
S05、分别保存高低电平个数；
S06、判断高电平个数是否大于低电平个数，若是，则输出1，并返回执行步骤S00；若否，则输出0，并返回执行步骤S00；
S1、上位机接收FPGA主控模块打包后的八个电流信号；
S10、开始；
S11、检测第一个字节；
S12、判断第一个字节是否为EB；若是，则执行步骤S13；若否，则返回执行步骤S10；
S13、检测第二个字节；
S14、判断第二个字节是否为80；若是，则执行步骤S15；若否，则返回执行步骤S10；
S15、检测第三个字节；
S16、判断第三个字节是否为55；若是，则执行步骤S17；若否，则返回执行步骤S10；
S17、检测第四个字节；
S18、判断第四个字节是否为AA；若是，则执行步骤S19；若否，则返回执行步骤S10；
S19、计算接收的电流信号的十进制输出值，并返回执行步骤S10，因十进制计算为本领域常规技术手段，故在此不做赘述。
本实施例中的上位机上设置有采集数据显示界面，可显示当前时间，已经采集时间，8只加速度计的输出量，还设置有用于判断采集过程中是否丢数的计数器；且具有零偏稳定性计算功能，当加速度计输入0g加速度情况下，数据采集完成后，选择相应通道，采集软件会给出当前测试加速度计的零偏稳定性。
因此，本发明的采用上述结构的基于FPGA的多通道加速度计数据采集系统，仅通过一块FPGA主控芯片及其配套电路即可对八只加速度计输出的数据进行处理并传送至上位机，结构简单，检测成本低。
最后应说明的是：以上实施例仅用以说明本发明的技术方案而非对其进行限制，尽管参照较佳实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对本发明的技术方案进行修改或者等同替换，而这些修改或者等同替换亦不能使修改后的技术方案脱离本发明技术方案的精神和范围。

Claims (7)

1.一种基于FPGA的多通道加速度计数据采集系统，包括加速度计，其特征在于：还包括数据采集机构和供电机构，所述数据采集机构包括至少一个数据传输模块和FPGA主控模块，所述FPGA主控模块经所述数据传输模块与所述加速度计相连，所述加速度计和所述FPGA主控模块均与所述供电机构相连；
基于FPGA的多通道加速度计数据采集系统的采集方法，包括以下步骤：
S0、FPGA主控模块采集八个加速度计的电流信号；
S00、开始
S01、开始检测输入FPGA主控模块的高低电平；
S02、判断是否连续输入N个高电平；若是，则执行步骤S03；若否，则返回执行步骤S01；
S03、直至检测到第一个低电平前的剩余高电平个数；
S04、是否是连续低电平；若是，则检测连续低电平的个数，并执行步骤S05；若否则返回执行步骤S01；
S05、分别保存高低电平个数；
S06、判断高电平个数是否大于低电平个数，若是，则输出1，并返回执行步骤S00；若否，则输出0，并返回执行步骤S00；
S1、上位机接收FPGA主控模块打包后的八个电流信号；
S10、开始；
S11、检测第一个字节；
S12、判断第一个字节是否为EB；若是，则执行步骤S13；若否，则返回执行步骤S10；
S13、检测第二个字节；
S14、判断第二个字节是否为80；若是，则执行步骤S15；若否，则返回执行步骤S10；
S15、检测第三个字节；
S16、判断第三个字节是否为55；若是，则执行步骤S17；若否，则返回执行步骤S10；
S17、检测第四个字节；
S18、判断第四个字节是否为AA；若是，则执行步骤S19；若否，则返回执行步骤S10；
S19、计算接收的电流信号的十进制输出值，并返回执行步骤S10；
剩余高电平个数为输入信号全部高电平去除N个高电平后剩余的高电平个数。
2.根据权利要求1所述的一种基于FPGA的多通道加速度计数据采集系统，其特征在于：所述供电机构包括+5v电压源、3.3v稳压模块和1.2v稳压模块，所述+5v电压源依次经所述3.3v稳压模块、第一滤波模块与所述FPGA主控模块相连，所述3.3v稳压模块的输出端还依次经所述1.2v稳压模块、第二滤波模块与所述加速度计相连。
3.根据权利要求2所述的一种基于FPGA的多通道加速度计数据采集系统，其特征在于：所述3.3v稳压模块采用TPS73733芯片，所述1.2v稳压模块采用TPS73701芯片。
4.根据权利要求2所述的一种基于FPGA的多通道加速度计数据采集系统，其特征在于：所述第一滤波模块和所述第二滤波模块均为由并联电容组成的滤波电路。
5.根据权利要求1所述的一种基于FPGA的多通道加速度计数据采集系统，其特征在于：所述数据采集机构包括八个所述数据传输模块，所述数据传输模块采用MAX3490接口芯片。
6.根据权利要求1所述的一种基于FPGA的多通道加速度计数据采集系统，其特征在于：所述FPGA主控模块选用XC6SLX25-3CSG324I芯片。
7.根据权利要求1所述的一种基于FPGA的多通道加速度计数据采集系统，其特征在于：所述FPGA主控模块还与上位机相通讯。
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