CN104037138B - 形成超高密度嵌入式半导体管芯封装的半导体器件和方法 - Google Patents

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Abstract

本发明涉及形成超高密度嵌入式半导体管芯封装的半导体器件和方法。半导体器件具有多个半导体管芯。第一预制绝缘膜被布置在半导体管芯上。在第一预制绝缘膜上形成导电层。在半导体管芯和第一预制绝缘膜上形成互连结构。在半导体管芯上层压第一预制绝缘膜。第一预制绝缘膜包括玻璃布料、玻璃纤维或玻璃填料。半导体管芯被嵌入第一预制绝缘膜内，其中第一预制绝缘膜覆盖半导体管芯的第一表面和侧表面。互连结构被形成在与第一表面相对的半导体管芯的第二表面上。在半导体管芯上布置第一预制绝缘膜之后，去除第一预制绝缘膜的一部分。在第一预制绝缘膜上布置第二预制绝缘膜。

Description

形成超高密度嵌入式半导体管芯封装的半导体器件和方法
要求国内优先权
本申请要求2013年3月6日提交的美国临时申请号61/773,308和2013年6月14日提交的美国临时申请号61/835,321的权益，这些申请通过引用结合到本文中。
技术领域
本申请一般涉及半导体器件以及，更具体而言，涉及形成超高密度（UHD）嵌入式晶片级球栅阵列（eWLB）半导体管芯封装的半导体器件和方法。
背景技术
在现代电子产品中常发现半导体器件。半导体器件在电子部件的数目和密度方面不同。分立半导体器件一般含有一种类型的电子部件，例如，发光二极管（LED）、小信号晶体管、电阻器、电容器、电感器和功率金属氧化物半导体场效应晶体管（MOSFET）。集成半导体器件通常含有数百到数十万的电子部件。集成半导体器件的示例包括微控制器、微处理器、电荷耦合器件（CCD）、太阳能电池和数字微镜器件（DMD）。
半导体器件执行广泛的功能，例如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将太阳光转化为电力，以及为电视显示器创建视觉投影。在娱乐、通信、功率转换、网络、计算机和消费产品的领域中发现半导体器件。也在军事应用、航空、汽车、工业控制器和办公设备中发现半导体器件。
半导体器件利用半导体材料的电学属性。半导体材料的结构允许通过电场或基极电流的施加或通过掺杂的过程来操纵其导电性。掺杂将杂质引入到半导体材料中，以操纵和控制的半导体器件的导电性。
半导体器件包含有源和无源电学结构。有源结构，包括双极场效应晶体管，控制电流的流动。通过改变掺杂水平以及电场或基极电流的施加，晶体管促进或限制电流的流动。无源结构，包括电阻器、电容器和电感器，创建执行各种电学功能所必需的电压和电流之间的关系。无源和有源结构被电连接以形成电路，这使半导体器件能够执行高速操作和其他有用的功能。
一般使用两个复杂的制造过程来制造半导体器件，即前端制造和后端制造，每一个都潜在地涉及数百个步骤。前端制造涉及半导体晶片的表面上多个管芯的形成。每个半导体管芯通常是相同的，并且包含通过电连接有源和无源部件所形成的电路。后端制造涉及从完成的晶片单切（singulate）各个半导体管芯，并将管芯封装以提供结构支撑和环境隔离。如本文所使用的术语“半导体管芯”是指该词语的单数和复数两种形式，并因此既可以指代单个半导体器件也可以指代多个半导体器件。
半导体制造的一个目标是生产更小的半导体器件。更小的器件通常消耗更少的功率，具有更高的性能，并且可以被更有效地生产。此外，更小的半导体器件具有更小的覆盖区（footprint），这是为更小的终端产品所期望的。更小的半导体管芯尺寸可以通过产生具有更小、更高密度的有源和无源部件的半导体管芯的前端过程中的改进来实现。通过电互连和封装材料中的改进，后端过程可以产生具有更小覆盖区的半导体器件封装。
在传统的扇出型半导体封装中，半导体管芯被嵌入在临时载体上的密封剂或绝缘层中作为重新配置的晶片。例如，密封剂可以通过模具注塑而被沉积在半导体管芯和载体上。类似地，绝缘层可以被积累或形成在载体上以嵌入半导体管芯。在此之后，将载体去除以暴露半导体管芯。将包括一个或多个导电层的积累（build-up）互连结构形成在暴露的半导体管芯上，以用于电性再分配。
在封装期间，特别是在模具注塑期间，已知半导体管芯会垂直和横向移位，这可能引起积累互连结构的未对准。此外，密封剂和载体的热膨胀系数（CTE）之间的不匹配可能引起重新配置的晶片中的翘曲。密封剂和半导体管芯之间的CTE差异可能引起由于热应力的剥离。在半导体管芯上形成绝缘层可以吸引异物，生成浪费的副产物，并且需要具有增加成本的过多的制造步骤。在半导体管芯上形成绝缘层可能进一步导致围绕绝缘层的粗糙表面。该粗糙表面可能影响绝缘层和置于绝缘层上的附加部件之间的附着力。粗糙表面可能进一步影响作为部分积累互连结构在绝缘层上形成的导电层的电学特性。例如，当将导电层施加在粗糙表面上以用于重新分配时，绝缘层和导电层之间的界面缺乏线性，即包含由于绝缘层的粗糙表面引起的沿界面的缺陷。沿界面的缺陷可能引起较高的电阻、较差的传输质量，并降低跨越导电层的重新分配性能。
发明内容
存在对于增加嵌入式半导体管芯封装的密度、增强结构特性以及改善电性再分配同时减少制造步骤和成本的需求。因此，在一个实施例中，本发明是制作半导体器件的方法，其包括以下步骤：提供多个半导体管芯，在所述半导体管芯上布置第一预制绝缘膜，在所述第一预制绝缘膜上布置导电层，以及在所述半导体管芯和第一预制绝缘膜上形成互连结构。
在另一个实施例中，本发明是制作半导体器件的方法，其包括以下步骤：提供多个半导体管芯，提供第一绝缘膜，在所述第一绝缘膜内布置所述半导体管芯，以及在所述半导体管芯上形成互连结构。
在另一个实施例中，本发明是包括第一绝缘膜的半导体器件。半导体管芯被嵌入所述第一绝缘膜内。
附图说明
图1图示了印刷电路板（PCB），其具有安装到PCB表面的不同类型的封装；
图2a-2d图示了具有由锯切道（saw street）所分离的多个半导体管芯的半导体晶片，包括图2c中半导体管芯的测试；
图3a-3b图示了将多个半导体管芯安装到载体的过程；
图4a-4c图示了使用载体在半导体管芯上布置绝缘膜的过程；
图5a-5c图示了使用载体在半导体管芯上布置绝缘膜的另一过程；
图6a-6c图示了在不使用载体的情况下，在半导体管芯上布置绝缘膜的过程；
图7a-7c图示了在不使用载体的情况下，在半导体管芯上布置绝缘膜的另一过程；
图8a-8c图示了在不使用载体的情况下，在半导体管芯上布置绝缘膜的另一过程；
图9图示了重新配置的晶片，其具有通过与图8a-8c中所图示的过程类似的过程所形成的嵌入式半导体管芯；
图10a-10k图示了在与图4c、5c、6c、7c、8c或9中所描述的重新配置的晶片类似的重新配置的晶片上形成积累互连结构的过程；
图11a-11j图示了在与图4c、5c、6c、7c、8c或9中所描述的重新配置的晶片类似的重新配置的晶片上形成积累互连结构的另一过程；以及
图12a-12j图示了在与图4c、5c、6c、7c、8c或9中所描述的重新配置的晶片类似的重新配置的晶片上形成积累互连结构的另一过程。
具体实施方式
在以下描述中参照附图，在一个或多个实施例中描述了本发明，其中相同的数字表示相同或相似的部件。虽然按照用于实现本发明目的的最佳模式来描述本发明，但本领域技术人员将理解，该描述旨在覆盖如可被包括在由以下公开内容和附图所支持的所附权利要求和权利要求的等同方式所限定的本发明的精神和范围内的替换方式、修改方式和等同方式。
一般使用两个复杂的制造过程来制造半导体器件：前端制造和后端制造。前端制造涉及半导体晶片的表面上多个管芯的形成。晶片上的每个管芯包含有源和无源电学部件，其被电连接以形成功能性电路。有源电学部件，例如晶体管和二极管，具有控制电流的流动的能力。无源电学部件，例如电容器、电感器和电阻器，创建执行电路功能所必需的电压和电流之间的关系。
无源和有源部件通过一系列过程步骤而被形成在半导体晶片的表面上，包括掺杂、沉积、光刻、蚀刻和平面化。通过诸如离子注入或热扩散的技术，掺杂将杂质引入半导体材料中。通过响应于电场或基极电流而动态地改变半导体材料导电性，掺杂过程修改有源器件中半导体材料的导电性。晶体管包含不同类型和掺杂程度的区域，其被布置为是在施加电场或基极电流时，使晶体管能够促进或限制电流的流动所必需的。
由具有不同电学特性的材料层形成有源和无源部件。可通过由所沉积的材料类型部分确定的各种沉积技术来形成这些层。例如，薄膜沉积可以涉及化学气相沉积（CVD）、物理气相沉积（PVD）、电解电镀和无电镀过程。一般将每层图案化以形成有源部件、无源部件或部件之间的电连接的各部分。
后端制造指的是将完成的晶片切割或单切成各个半导体管芯，并且随后封装半导体管芯，以用于结构支撑和环境隔离。为了单切半导体管芯，将晶片刻痕并沿着晶片的被称为锯切道或划痕的非功能区域断开。使用激光切割工具或锯片来单切晶片。单切之后，各个半导体管芯被安装到封装衬底，其包括用于与其他系统部件互连的引脚或接触垫。在半导体管芯上所形成的接触垫随后被连接到封装内的接触垫。可进行与焊料凸点、钉头凸点、导电膏、或引线接合的电连接。在封装上沉积密封剂或其他模制材料，以提供物理支撑和电绝缘。然后，将完成的封装插入到电学系统中，并使半导体器件的功能对其他系统部件可用。
图1图示了电子器件50，其具有芯片载体衬底或PCB 52，其中多个半导体封装被安装在PCB 52的表面上。电子器件50可以具有一种类型的半导体封装，或多种类型的半导体封装，这取决于应用。为了说明的目的，图1中示出了不同类型的半导体封装。
电子器件50可以是使用半导体封装来执行一个或多个电学功能的独立系统。替代地，电子器件50可以是更大系统的子部件。例如，电子器件50可以是蜂窝电话、个人数字助理（PDA）、数字摄像机（DVC）或其他电子通信装置的一部分。替代地，电子器件50可以是可被插入到计算机中的图形卡、网络接口卡或者其他信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路（ASIC）、逻辑电路、模拟电路、射频（RF）电路、分立器件或其他半导体管芯或电子部件。小型化和重量缩减对于将被市场所接受的产品来说是必不可少的。可以减小半导体器件之间的距离来实现更高的密度。
图1中，PCB 52为PCB上所安装的半导体封装的结构支撑和电互连提供通用衬底。通过使用蒸发、电解电镀，无电镀、丝网印刷或其他合适的金属沉积过程，在PCB 52的表面上或层内形成导电信号迹线54。信号迹线54提供半导体封装、安装的部件和其他外部系统部件中的每一个之间的电通信。迹线54也对每个半导体封装提供电力和接地连接。
在一些实施例中，半导体器件具有两个封装级。第一级封装是用于将半导体管芯机械和电学连接到中间载体的技术。第二级封装涉及将中间载体机械和电学连接到PCB。在其他实施例中，半导体器件可以仅具有第一级封装，其中管芯被直接机械和电学安装到PCB。
为了说明的目的，在PCB 52上示出几种类型的第一级封装，包括接合引线封装56和倒装芯片58。此外，几种类型的第二级包装，包括球栅阵列（BGA）60、凸点芯片载体（BCC）62，触点栅格阵列（LGA）66、多芯片模块（MCM）68、四方扁平无引线封装（QFN）70、四方扁平封装72、嵌入式晶片级球栅阵列（eWLB）74，以及晶片级芯片尺度封装（WLCSP）76被显示为安装在PCB 52上。 eWLB 74是扇出式晶片级封装，且WLCSP 76是扇入式晶片级封装。根据系统要求，配置有第一和第二级封装样式的任何组合的半导体封装以及其他电子部件的任意组合，可以被连接到PCB 52。在一些实施例中，电子器件50包括单个附着的半导体封装，而其他实施例则要求多个互连的封装。通过在单个衬底上组合一个或多个半导体封装，制造商可以将预先制作的部件结合到电子器件和系统中。 因为半导体封装包括复杂的功能，可以通过使用较不昂贵的部件和流线型的制造过程来制造电子器件。所得到的器件不太可能发生故障且制造起来不太昂贵，这导致了针对消费者的更低成本。
图2a示出了半导体晶片120，其具有用于结构支撑的基部衬底材料122，例如硅、锗、砷化镓、磷化铟或碳化硅。如上所述，在由非有效、管芯间晶片区域或锯切道126所分离的晶片120上形成多个半导体管芯或部件124。锯切道126提供切割区域来将半导体晶片120单切成各个半导体管芯124。在一个实施例中，半导体晶片120具有200-300毫米（mm）的宽度或直径。在另一实施例中，半导体晶片120具有100-450mm的宽度或直径。
图2b示出了半导体晶片120的一部分的截面图。每个半导体管芯124具有背面或非有效表面128和有效表面130，其包含被实现为管芯内所形成的有源器件、无源器件、导电层和介电层，并且根据管芯的电学设计和功能而电学互连的模拟或数字电路。例如，该电路可包括有效表面130内所形成的一个或多个晶体管、二极管，以及其他电路元件，以实现模拟电路或数字电路，例如数字信号处理器（DSP）、ASIC、存储器或其他信号处理电路。半导体管芯124还可以包含用于RF信号处理的集成无源器件（IPD），例如电感器、电容器和电阻器。在一个实施例中，半导体管芯124是倒装芯片型半导体管芯。
使用PVD、CVD、电解电镀，无电镀过程、或者其他合适的金属沉积过程，来在有效表面130上形成导电层132。导电层132可以是铝（Al）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）、银（Ag）或其他合适的导电材料的一个或多个层。 导电层132操作为电连接到有效表面130上的电路的接触垫。导电层132可被形成为并排布置在离半导体管芯124的边缘第一距离的接触垫，如图2b中所示。替代地，导电层132可被形成为多个行中偏移的接触垫，使得第一行接触垫被布置在离管芯边缘的第一距离，且与第一行交替的第二行接触垫被布置在离管芯边缘的第二距离。
半导体晶片120经受作为质量控制过程的一部分的电学测试和检查。人工视觉检查和自动光学系统被用来对半导体晶片120执行检查。软件可以被用在半导体晶片120的自动光学分析中。视觉检查方法可以采用例如扫描电子显微镜、高强度或紫外（UV）光、或金相显微镜的设备。针对包括翘曲、厚度变化、表面颗粒、不规则性、裂纹、分层和变色的结构特性来检查半导体晶片120。
半导体管芯124内的有源和无源部件在晶片级经受针对电学性能和电路功能的测试。如图2c中所示，使用探针138或其他测试装置，针对功能和电学参数，对每个半导体管芯124进行测试。测试探头136包括多个探针138。探针138被用来与每个半导体管芯124上的节点或接触垫132进行电连接，并将电刺激提供给接触垫。半导体管芯124对电刺激做出响应，该电刺激由计算机测试系统140所测量并与对半导体管芯124的测试功能的期望响应进行比较。电学测试可包括电路功能，引线完整性、电阻性、连续性、可靠性、结深度，静电放电（ESD）、射频性能、驱动电流、阈值电流、漏电流和特定于部件类型的操作参数。半导体晶片120的检查和电学测试使合格的半导体管芯124能够被指定为用于半导体封装中使用的已知良好管芯（KGD）。
在图2d中，使用锯片或激光切割工具142经由锯切道126将半导体晶片120单切成各个半导体管芯124。可以对各个半导体管芯124进行检查和电学测试，以用于单切后的KGD的识别。
与图1和2a-2d有关，图3a-3b图示了将半导体管芯安装到载体的过程。图3a示出了载体或载体框架150的一部分的截面图。载体带152被形成在载体150上。载体150和/或载体带152包含用于结构支撑的牺牲基部材料，例如硅、聚合物、氧化铍、玻璃或其他合适的低成本、刚性材料。
使用例如在有效表面130朝向载体150定位的情况下的拾取和放置操作，将来自图2d的半导体管芯124安装到载体带152和载体150。图3b示出了利用粘合剂层安装到载体带152和载体150的半导体管芯124，其中粘合剂层作为重构或重新配置的管芯156。
载体150可以是圆形或矩形面板（大于300mm），具有用于多个半导体管芯124的容量。载体150可具有比半导体晶片120的表面积更大的表面积。更大的载体降低了半导体封装的制造成本，因为更大的载体上可处理更多的半导体管芯，从而降低了每单位的成本。半导体封装和处理设备是针对正被处理的晶片或载体的尺寸而设计和配置的。
为了进一步降低制造成本，载体150的尺寸是独立于半导体管芯124的尺寸或半导体晶片120的尺寸来选择的。即，载体150具有固定或标准化的尺寸，其可以容纳从一个或多个半导体晶片120所单切的各种尺寸的半导体管芯124。在一个实施例中，载体150是具有330mm的直径的圆形。在另一个实施例中，载体150是具有560mm的宽度及600mm的长度的矩形。半导体管芯124可以具有10mm乘10mm的尺度，其被放置在标准化的载体150上。替代地，半导体管芯124可具有20mm乘20mm的尺度，其被放置在相同的标准化载体150上。因此，标准化载体150可处理任何尺寸的半导体管芯124，这允许后继的半导体处理设备被标准化为共用的载体，即，独立于管芯尺寸或引入晶片尺寸。通过使用一套共用的处理工具、设备和材料清单来处理来自任何引入晶片尺寸的任何半导体管芯尺寸，半导体封装设备可以针对标准载体150而被设计和配置。通过减少或消除对基于管芯尺寸或引入晶片尺寸的专用半导体处理线的需要，共用或标准化的载体150降低了制造成本和资本风险。通过选择预定载体尺寸以供来自所有半导体晶片的任何尺寸的半导体管芯使用，可以实现灵活制造线。
重构管芯156可被处理成许多类型的半导体封装，包括倒装芯片封装、eWLB、WLCSP、重构或嵌入式管芯级芯片规模封装（eWLCSP）、扇出WLCSP、三维（3D）封装，例如层叠封装（PoP）或其他半导体封装。根据所产生的半导体封装的规格来配置重构晶片156。在一个实施例中，半导体晶片124以高密度布置方式，即相隔300微米（μm ）或更少，被放置在载体150上，以用于处理扇入式器件。在另一实施例中，半导体管芯124在载体150上被分离50μm 的距离。优化载体150上半导体管芯124之间的距离，以用于以最低单位成本制造半导体封装。载体150的较大表面积容纳了更多的半导体管芯124，并降低制造成本，因为每重构晶片156处理了更多的半导体管芯124。被安装到载体150的半导体管芯124的数目可以大于从半导体晶片120所单切的半导体管芯124的数目。通过使用来自不同尺寸的半导体晶片120的不同尺寸半导体管芯124，载体150和重构晶片156提供了灵活性来制造许多不同类型的半导体封装。
与图1、2a-2d和3a-3b有关，图4a-4c图示了使用载体在半导体管芯上布置绝缘膜的过程。图4a示出了来自图3b的重构晶片156，包括安装到载体150的半导体管芯124，其中有效表面130朝向载体150定位，并且背表面128远离载体150定位。
预制绝缘膜、片材模具或层160被布置在重构晶片156上。绝缘膜160是含有一个或多个玻璃纤维、玻璃填料或玻璃布料的薄增强层压绝缘膜、片材模具或层。在一些实施例中，绝缘膜160包括环氧、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，绝缘膜160是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
使用PVD、CVD、电解电镀、无电镀过程、或其他合适的金属沉积过程，来将导电层、薄铜膜或铜箔162置于绝缘膜160的表面上。导电层162可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。替代地，使用PVD、CVD、电解电镀、无电镀过程或者其他合适的金属沉积过程，来将导电层162单独置于临时转移膜上。导电层162和临时转移膜随后被层压在绝缘膜160的表面上，随后去除临时转移膜，留下置于绝缘膜160表面上的导电层162。在一些实施例中，导电层162的厚度从0.10μm到5μm的范围变动，使得导电层162是非常薄的膜结构，这对具有减小厚度的半导体封装的形成有贡献。导电层162提供附加的刚度，并对绝缘膜160的结构稳定性有贡献。在一些实施例中，导电层162提供半导体管芯124的背表面128上的电性再分配。换言之，通过后续的积累结构、接合引线，或通过绝缘膜160形成的互连结构（例如导电通孔），半导体管芯124可被电连接到导电层162。
在图4a中，为了促进半导体管芯124和载体150上绝缘膜160的层压，将真空、热量和压力的组合施加到绝缘膜160，从而将半导体管芯124嵌入或密封在绝缘膜160内。在一些实施例中，通过使用例如真空热压进行真空层压，随后引入热量或加热的空气以便固化绝缘膜160，来在载体150和半导体管芯124上层压绝缘膜160。在一些实施例中，施加绝缘膜160之前，半导体管芯124和载体150经受表面处理和预干燥。图4b示出了载体150上绝缘膜160内嵌入的半导体管芯124。绝缘膜160覆盖半导体管芯124的侧表面和背表面128，以保护半导体管芯124 。在一些实施例中，在绝缘膜160内嵌入半导体管芯124之后，去除绝缘膜160的一部分。在一些实施例中，使用追模（chase mold）、颗粒模或真空、热和压缩模，来将绝缘膜160置于半导体管芯124上。
图4c中，通过化学蚀刻、机械剥离、化学机械平面化（CMP）、机械研磨、热烘、紫外光、激光扫描或湿式剥除（wet stripping）来去除载体150，以暴露半导体管芯124的有效表面130。如图4c中所示出的一个实施例中，半导体管芯124的有效表面130与绝缘膜160的表面164共面。嵌入绝缘膜160内的半导体管芯124构成了重新配置的晶片168。导电层162被置于与半导体管芯124相对的绝缘膜160的表面上。暴露半导体管芯124的有效表面130以用于电性再分配。
包括半导体管芯124、绝缘膜160和导电层162的重新配置的晶片168，以减少的过程步骤嵌入并支撑半导体管芯124。绝缘膜160，作为半导体管芯124上层压的预制部件，不需要在半导体管芯124上被形成或积累。绝缘膜160减少了过程步骤，因为可在多个半导体管芯结构（例如重构晶片156）上连续且有效地处理和施加绝缘膜160和类似于绝缘膜160的附加绝缘膜。绝缘膜160不易受到从常规的绝缘材料的施加产生的复杂性的影响。例如，作为一种预制的结构，绝缘膜160减少了由常规液体涂覆过程所生成的空隙、粗糙度和缺陷的形成。绝缘膜160减少了半导体封装中翘曲的可能性。绝缘膜160通过例如减少通常与液体绝缘材料一起生成的溶剂挥发和浪费的副产品的产生，改善了环境条件。绝缘膜160具有降低的CTE和高绝缘可靠性。绝缘膜160降低了后继处理步骤期间半导体管芯124的移位。绝缘膜160具有先进的粘合性质。结合导电层162利用玻璃纤维、玻璃填料或玻璃布料所增强的绝缘膜160，是用于半导体管芯124的稳健且牢固的嵌入材料，并且提供了跨越重新配置的晶片168的厚度的增强的结构稳定性。
重新配置的晶片168非常适合用于容纳附加的半导体部件。例如，绝缘膜160具有平滑的表面，其有助于绝缘膜160上互连结构的形成。在更平滑表面的情况下，在绝缘膜160和绝缘膜160上所形成的导电层之间的界面已经减少了缺陷，并且跨越该界面显著地更加线性。例如，在沿界面的缺陷减少的情况下，导电层162和绝缘膜160之间的界面更加线性。绝缘膜160和置于绝缘膜160上的导电层之间的更加线性的界面提供了界面处更低的电阻和信号传输上的改进。
与图1、2a-2d和3a-3b有关，图5a-5c图示了类似于图4a-4c中所示的过程的使用载体在半导体管芯上布置绝缘膜的另一过程。图5a示出了来自图3b的重构晶片156，包括安装到载体150的半导体管芯124，其中有效表面130朝向载体150定位，以及背表面128远离载体150定位。
绝缘膜170和层压层174被布置在重构晶片156上。类似于绝缘膜160，绝缘膜170是含有一个或多个玻璃纤维、玻璃填料或玻璃布料的薄的预制增强层压绝缘膜、片材模具或层。在一些实施例中，绝缘膜170包括环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，绝缘膜170是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
类似于导电层162，使用PVD、CVD、电解电镀、无电镀过程、或其他合适的金属沉积过程，来将导电层、薄铜膜或铜箔172置于绝缘膜170上。导电层172可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。替代地，使用PVD、CVD、电解电镀、无电镀过程、或者其他合适的金属沉积过程，来将导电层172单独置于临时转移膜上。导电层172和临时转移膜然后被层压在绝缘膜170的表面上，随后去除临时转移膜，留下置于绝缘膜170表面上的导电层172。在一些实施例中，导电层172的厚度从0.10μm到5μm的范围变动，使得导电层172是非常薄的膜结构，这对具有减小厚度的半导体封装的形成有贡献。导电层172提供附加的刚度，并对绝缘膜170的结构稳定性有贡献。
预制层压层174被置于与导电层172相对的绝缘膜170上。通过组合绝缘膜170和层压层174，绝缘膜170上的层压层174提供了双重增强层。在一些实施例中，层压层174是具有或不具有玻璃纤维、玻璃填料或玻璃布料的膜层。在一些实施例中，层压层174含有环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，层压层174是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
图5a中，为了促进半导体管芯124和载体150上的层压层174的层压，将真空、热量和压力的组合施加到绝缘膜170和层压层174，从而将半导体管芯124嵌入在层压层174内。在一些实施例中，通过使用例如真空热压进行真空层压、随后引入热量或加热空气以便固化层压层174，来在半导体管芯124和载体150上层压该层压层174。在一些实施例中，在施加层压层174之前，半导体管芯124和载体150经受表面处理和预干燥。图5b示出了嵌入载体150上的层压层174内的半导体管芯124，其中绝缘膜170以及导电层172提供半导体管芯124的背表面128上的结构支撑。层压层174覆盖半导体管芯124的侧表面和背表面128，以保护半导体管芯124。在一些实施例中，在层压层174内嵌入半导体管芯124之后，去除绝缘膜170或层压层174的一部分。
图5c中，通过化学蚀刻、机械剥离、CMP、机械研磨、热烘、紫外光、激光扫描或湿式剥除来去除载体150，以暴露半导体管芯124的有效表面130。在如图5c中所示出的一个实施例中，半导体管芯124的有效表面130与层压层174的表面176共面。嵌入层压层174内的半导体管芯124构成了重新配置的晶片177。导电层172被置于与半导体管芯124相对的绝缘膜170的表面上。暴露半导体管芯124的有效表面130以用于电性再分配。
包括半导体管芯124、绝缘膜170、层压层174和导电层172的重新配置的晶片177，以减少的过程步骤嵌入并支撑半导体管芯124。绝缘膜170和层压层174，作为半导体管芯124上层压的预制部件，不需要在半导体管芯124上被形成或积累。绝缘膜170和层压层174减少了过程步骤，因为可在多个半导体管芯封装（例如重构晶片156）上结合附加层连续地处理和施加绝缘膜170和层压层174。绝缘膜170和层压层174不易受到从常规的绝缘材料的施加产生的复杂性的影响。例如，作为预制的结构，绝缘膜170和层压层174减少了由常规液体涂覆过程所生成的空隙、粗糙度和缺陷的形成。绝缘膜170和层压层174减少了半导体封装中翘曲的可能性。绝缘膜170和层压层174通过例如减少通常与液体绝缘材料一起生成的溶剂挥发和浪费的副产品的产生，改善了环境条件。绝缘膜170和层压层174具有降低的CTE和高绝缘可靠性。绝缘膜170和层压层174降低了后继处理步骤期间半导体管芯124的移位。绝缘膜170和层压层174具有增强的粘合性质。在半导体管芯124嵌入层压层174内以及绝缘膜170和导电层172提供结构支撑的情况下，重新配置的晶片177是可靠且牢固的半导体封装。
重新配置的晶片177非常适合用于容纳附加的半导体部件。例如，层压层174具有平滑的表面，其有助于层压层174上互连结构的形成。在更平滑表面的情况下，在层压层174和层压层174上所形成的导电层之间的界面已经减少了缺陷，并且跨越该界面显著地更加线性。层压层174和置于层压层174上的导电层之间的更加线性的界面提供了界面处更低的电阻和信号传输上的改进。
与图1和2a-2d有关，图6a-6c图示了在不使用载体的情况下，在半导体管芯上布置绝缘膜的过程。图6a示出了从类似于图2a-2d的半导体晶片所单切的半导体管芯124，其被布置在绝缘膜180上，其中背表面128朝向绝缘膜180定位，以及有效表面130远离绝缘膜180定位。
类似于绝缘膜160，绝缘膜180是薄的预制增强层压绝缘膜、片材模具或层。绝缘膜180含有一个或多个玻璃纤维、玻璃填料或玻璃布料。在一些实施例中，绝缘膜180包括环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，绝缘膜180是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
使用PVD、CVD、电解电镀、无电镀过程、或其他合适的金属沉积过程，来将导电层、薄铜膜或铜箔182布置在与半导体管芯124相对的绝缘膜180的表面上。导电层182可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。替代地，使用PVD、CVD、电解电镀、无电镀过程或者其他合适的金属沉积过程，将导电层182单独地布置在临时转移膜上。导电层182和临时转移膜然后被层压在绝缘膜180的表面上，随后去除临时转移膜，留下置于绝缘膜180的表面上的导电层182。在一些实施例中，导电层182的厚度从0.10μm到5μm的范围变动，使得导电层182是非常薄的膜结构，这对具有减小厚度的半导体封装的形成有贡献。导电层182提供附加的刚度，并对绝缘膜180的结构稳定性有贡献。
在图6b中，使联接压制部（gang press）184与半导体管芯124的有效表面130接触。联接压制部184延伸到绝缘膜180的边缘，以覆盖有效表面130和绝缘膜180。联接压制部184在升高的温度下施加力F，以促使将半导体管芯124压制并渗透到绝缘膜180中，从而置换一部分绝缘膜180。一旦半导体管芯124被嵌入绝缘膜180内，引入热量或加热的空气以便固化绝缘膜180。在一些实施例中，联接压制部184包括加热尖端（heat tip）。
在图6c中，去除联接压制部184以暴露半导体管芯124的有效表面130。在如图6c中所示出的一个实施例中，半导体管芯124的有效表面130与绝缘膜180的表面186共面。嵌入绝缘膜180内的半导体管芯124构成了重新配置的晶片188。暴露半导体管芯124的有效表面130以用于电性再分配。
包括半导体管芯124、绝缘膜180和导电层182的重新配置的晶片188，以减少的过程步骤嵌入并支撑半导体管芯124。作为预制部件的绝缘膜180，不需要被形成或积累在半导体管芯124上。绝缘膜180减少了过程步骤，因为可在多个半导体管芯上连续地处理和施加绝缘膜180和类似于绝缘膜180的附加绝缘膜。绝缘膜180不易受到从常规的绝缘材料的施加所产生的复杂性的影响。例如，作为一种预制的结构，绝缘膜180减少了由常规液体涂覆过程所生成的空隙、粗糙度和缺陷的形成。绝缘膜180减少了半导体封装中翘曲的可能性。绝缘膜180通过例如减少了通常与液体绝缘材料一起生成的溶剂挥发和浪费的副产品的产生，改善了环境条件。绝缘膜180具有降低的CTE和高绝缘可靠性。绝缘膜180降低了后继处理步骤期间半导体管芯124的移位。绝缘膜180具有先进的粘合性质。结合导电层182利用玻璃纤维、玻璃填料或玻璃布料增强的绝缘膜180，是用于半导体管芯124的稳健且牢固的嵌入材料，并且提供了跨越重新配置的晶片188的厚度的增强的结构稳定性。
重新配置的晶片188非常适合用于容纳附加的半导体部件。例如，绝缘膜180具有平滑的表面，其有助于绝缘膜180上互连结构的形成。在更平滑表面的情况下，在绝缘膜180和绝缘膜180上所形成的导电层之间的界面具有减少的缺陷，并且跨越该界面显著地更加线性。例如，在沿界面的缺陷减少的情况下，导电层182和绝缘膜180之间的界面更加线性。绝缘膜180和置于绝缘膜180上的导电层之间的更加线性的界面提供了界面处更低的电阻和信号传输上的改进。
与图1和2a-2d有关，图7a-7c图示了在不使用载体的情况下，在半导体管芯上布置绝缘膜的另一过程。图7a示出了从类似于图2a-2d的半导体晶片所单切的半导体管芯124，其被布置在绝缘膜190上，其中背表面128朝向绝缘膜190定位，以及有效表面130远离绝缘膜190定位。
类似于绝缘膜160，绝缘膜190是含有一个或多个玻璃纤维、玻璃填料或玻璃布料的薄的预制增强层压绝缘膜、片材模具或层。在一些实施例中，绝缘膜190包括环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，绝缘膜190是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
类似于导电层162，使用PVD、CVD、电解电镀、无电镀过程、或其他合适的金属沉积过程，来将导电层、薄铜膜或铜箔192置于与半导体管芯124相对的绝缘膜190上。导电层192可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。替代地，使用PVD、CVD、电解电镀、无电镀过程或者其他合适的金属沉积过程，将导电层192单独地布置在临时转移膜上。导电层192和临时转移膜然后被层压在绝缘膜190的表面上，随后去除临时转移膜，留下置于绝缘膜190表面上的导电层192。在一些实施例中，导电层192的厚度从0.10μm到5μm的范围变动，使得导电层192是非常薄的膜结构，这对具有减小厚度的半导体封装的形成有贡献。导电层192提供了附加的刚度，并对绝缘膜190的结构稳定性有贡献。
图7b示出了置于半导体管芯124上的预制层压层194。在一些实施例中，层压层194是具有或不具有玻璃纤维、玻璃填料或玻璃布料的膜层。在一些实施例中，层压层194含有环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，层压层194是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
在图7b中，为了促进半导体管芯124和绝缘膜190上层压层194的层压，将真空、热量和压力的组合施加到层压层194，从而将半导体管芯124嵌入在层压层194内。在一些实施例中，通过使用例如真空热压进行真空层压，随后引入热量或加热的空气以便固化层压层194，来在半导体管芯124上层压该层压层194。在一些实施例中，在施加层压层194之前，半导体管芯124经受表面处理和预干燥。通过绝缘膜190和层压层194的组合，绝缘膜190上的层压层194提供了双重增强层。
图7c示出了嵌入绝缘膜190上的层压层194内的半导体管芯124，其中绝缘膜190在半导体管芯124的背表面128上。在一些实施例中，在层压层194内嵌入半导体管芯124之后，去除绝缘膜190或层压层194的一部分。在如图7c中所示出的一个实施例中，半导体管芯124的有效表面130与层压层194的表面196共面。嵌入绝缘膜190上的层压层194内的半导体管芯124构成了重新配置的晶片197。将导电层192置于与半导体管芯124相对的绝缘膜190的表面上。层压层194覆盖半导体管芯124的侧表面和背表面，以保护半导体管芯124 。暴露半导体管芯124的有效表面130以用于电性再分配。在一些实施例中，层压层194具有基本上等于半导体管芯124厚度的预定厚度。在层压层194内嵌入半导体管芯124之后，具有预定厚度的层压层194允许从层压层194暴露有效表面130，并促使半导体管芯124的有效表面130与层压层194的表面196共面。层压层194的预定厚度减少了制造步骤，因为不必去除部分层压层194来暴露有效表面130或使半导体管芯124的有效表面130与层压层194的表面196共面。
包括绝缘膜190、层压层194和导电层192的重新配置的晶片197，以减少的过程步骤嵌入并支撑半导体管芯124。作为预制部件的绝缘膜190和层压层194，不需要被形成或积累在半导体管芯124上。绝缘膜190和层压层194减少了过程步骤，因为可在多个半导体管芯上结合附加层连续地处理和施加绝缘膜190和层压层194。绝缘膜190和层压层194不易受到从常规的绝缘材料的施加所产生的复杂性的影响。例如，作为预制结构，绝缘膜190和层压层194减少了由常规液体涂覆过程所生成的空隙、粗糙度和缺陷的形成。绝缘膜190和层压层194减少了半导体封装中翘曲的可能性。绝缘膜190和层压层194通过例如减少了通常与液体绝缘材料一起产生的溶剂挥发和浪费的副产品的产生，改善了环境条件。绝缘膜190和层压层194具有降低的CTE和高绝缘可靠性。绝缘膜190和层压层194降低了后继处理步骤期间半导体管芯124的移位。绝缘膜190和层压层194具有增强的粘合性质。在半导体管芯124嵌入层压层194内以及绝缘膜190和导电层192提供结构支撑的情况下，重新配置的晶片197是稳健且牢固的半导体封装。
重新配置的晶片197非常适合用于容纳附加的半导体部件。例如，层压层194具有平滑的表面，其有助于层压层194上互连结构的形成。在更平滑表面的情况下，层压层194和层压层194上所形成的导电层之间的界面具有减少的缺陷，并且跨越该界面显著地更加线性。层压层194和置于层压层194上的导电层之间的更加线性的界面提供了界面处更低的电阻和信号传输上的改进。
与图1和2a-2d有关，图8a-8c图示了在不使用载体的情况下，在半导体管芯上布置绝缘膜的另一过程。图8a示出了从类似于图2a-2d的半导体晶片所单切的半导体管芯124，其被布置在层压层206上，其中背表面128朝向层压层206定位，以及有效表面130远离层压层206定位。
层压层206是预制的层压层206。在一些实施例中，层压层206是具有或不具有玻璃纤维、玻璃填料或玻璃布料的膜层。在一些实施例中，层压层206含有环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，层压层206是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
绝缘膜204被置于层压层206上。类似于绝缘膜160，绝缘膜204是含有一个或多个玻璃纤维、玻璃填料或玻璃布料的薄的增强层压绝缘膜、片材模具或层。在一些实施例中，绝缘膜204包括环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，绝缘膜204是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
绝缘膜200被置于绝缘膜204上。类似于绝缘膜160，绝缘膜200是含有一个或多个玻璃纤维、玻璃填料或玻璃布料的薄的增强层压绝缘膜、片材模具或层。在一些实施例中，绝缘膜200包括环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，绝缘膜200是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
类似于导电层162，使用PVD、CVD、电解电镀、无电镀过程、或其他合适的金属沉积过程，来将导电层、薄铜膜或铜箔202置于与绝缘膜204相对的绝缘膜200上。导电层202可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。替代地，使用PVD、CVD、电解电镀、无电镀过程或者其他合适的金属沉积过程，将导电层202单独地布置在临时转移膜上。导电层202和临时转移膜然后被层压在绝缘膜200的表面上，随后去除临时转移膜，留下置于绝缘膜200表面上的导电层202。在一些实施例中，导电层202的厚度从0.10μm到5μm的范围变动，使得导电层202是非常薄的膜结构，这对具有减小厚度的半导体封装的形成有贡献。导电层202提供附加的刚度，并对绝缘膜200的结构稳定性有贡献。
绝缘膜200、绝缘膜204和层压层206相结合形成了作为多个绝缘膜和层压层的预制多层绝缘膜198。多层绝缘膜198不限于图8a-8c中所示出的层数，并且可包括各种附加的预制层。
图8b中，使联接压制部 207与半导体管芯124的有效表面130接触。联接压制部207延伸到层压层206的边缘，以覆盖有效表面130和层压层206。联接压制部 207在升高的温度下施加力F，以促使将半导体管芯124压制并渗透到层压层206中，从而置换一部分层压层206。一旦半导体管芯124被嵌入层压层206内，引入热量或加热的空气以便固化层压层206。在一些实施例中，联接压制部 207包括加热尖端。
图8c中，去除联接压制部 207以暴露半导体管芯124的有效表面130。层压层206覆盖半导体管芯124的侧表面和背表面128。在如图8c中所示出的一个实施例中，半导体管芯124的有效表面130与层压层206的表面210共面。嵌入层压层206内的半导体管芯124与绝缘膜204、绝缘膜200和导电层202一起构成了重新配置的晶片208。暴露半导体管芯124的有效表面130以用于电性再分配。
包括绝缘膜204、绝缘膜200、层压层206和导电层202的重新配置的晶片208，以减少的过程步骤嵌入并支撑半导体管芯124。作为预制部件的绝缘膜200、绝缘膜204和层压层206，不需要被形成或积累在半导体管芯124上。绝缘膜200、绝缘膜204和层压层206减少了过程步骤，因为可在多个半导体管芯上结合附加层连续地处理和施加绝缘膜200、绝缘膜204和层压层206。绝缘膜200、绝缘膜204和层压层206不易受到从常规的绝缘材料的施加所产生的复杂性的影响。例如，作为预制结构，绝缘膜200、绝缘膜204和层压层206减少了由常规液体涂覆过程所生成的空隙、粗糙度和缺陷的形成。绝缘膜200、绝缘膜204和层压层206减少了半导体封装中翘曲的可能性。绝缘膜200、绝缘膜204和层压层206通过例如减少了通常与液体绝缘材料一起生成的溶剂挥发和浪费的副产品的产生，改善了环境条件。绝缘膜200、绝缘膜204和层压层206具有降低的CTE和高绝缘可靠性。绝缘膜200、绝缘膜204和层压层206降低了在随后过程步骤期间半导体管芯124的移位。绝缘膜200、绝缘膜204和层压层206具有增强的粘合性质。在半导体管芯124嵌入层压层206内以及绝缘膜200、绝缘膜204和导电层202提供结构支撑的情况下，重新配置的晶片208是稳健且牢固的半导体封装。
重新配置的晶片208非常适合用于容纳附加的半导体部件。例如，层压层206具有平滑的表面，其有助于层压层206上互连结构的形成。在更平滑表面的情况下，层压层206和层压层206上所形成的导电层之间的界面具有减少的缺陷，并且跨越该界面显著地更加线性。层压层206和置于层压层206上的导电层之间的更加线性的界面提供了界面处更低的电阻和信号传输上的改进。
图9示出了重新配置的晶片214，其通过与图8a-8c中所图示的过程类似的过程而形成。从类似于图2a-2d的半导体晶片所单切的半导体管芯124，被嵌入层压层206内。层压层206覆盖半导体管芯124的侧表面和背表面128。在一个实施例中，半导体管芯124的有效表面130与层压层206的表面210共面。暴露半导体管芯124的有效表面130以用于电性再分配。
层压层206是预制的层压层206。在一些实施例中，层压层206是具有或不具有玻璃纤维、玻璃填料或玻璃布料的膜层。在一些实施例中，层压层206含有环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，层压层206是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
绝缘膜204被置于层压层206上。类似于绝缘膜160，绝缘膜204是含有一个或多个玻璃纤维、玻璃填料或玻璃布料的薄的增强层压绝缘膜、片材模具或层。在一些实施例中，绝缘膜204包括环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，绝缘膜204是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
绝缘膜200被置于绝缘膜204上。类似于绝缘膜160，绝缘膜200是含有一个或多个玻璃纤维、玻璃填料或玻璃布料的薄的增强层压绝缘膜、片材模具或层。在一些实施例中，绝缘膜200包括环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，绝缘膜200是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
类似于导电层162，使用PVD、CVD、电解电镀、无电镀过程、或其他合适的金属沉积过程，来将导电层、薄铜膜或铜箔202置于与绝缘膜204相对的绝缘膜200上。导电层202可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。替代地，使用PVD、CVD、电解电镀、无电镀过程或者其他合适的金属沉积过程，将导电层202单独地布置在临时转移膜上。导电层202和临时转移膜然后被层压在绝缘膜200的表面上，随后去除临时转移膜，留下置于绝缘膜200表面上的导电层202。在一些实施例中，导电层202的厚度从0.10μm到5μm的范围变动，使得导电层202是非常薄的膜结构，这对具有减小厚度的半导体封装的形成有贡献。导电层202提供附加的刚度，并对绝缘膜200的结构稳定性有贡献。
类似于导电层162，使用PVD、CVD、电解电镀、无电镀过程、或其他合适的金属沉积过程，来将导电层、薄铜膜或铜箔212置于绝缘膜204和绝缘膜200之间。导电层212可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。替代地，使用PVD、CVD、电解电镀、无电镀过程或者其他合适的金属沉积过程，将导电层212单独地布置在临时转移膜上。导电层212和临时转移膜随后被层压在绝缘膜200的表面上，随后去除临时转移膜，留下置于绝缘膜200表面上的导电层212。在一些实施例中，导电层212的厚度从0.10μm到5μm的范围变动，使得导电层212是非常薄的膜结构，这对具有减小厚度的半导体封装的形成有贡献。导电层212提供了附加的刚度和结构稳定性。
绝缘膜200、绝缘膜204和层压层206相结合形成了作为多个绝缘膜和层压层的预制多层绝缘膜199。多层绝缘膜199不限于所示出的层数，并且可包括各种附加的预制层。
层压层206覆盖半导体管芯124的侧表面和背表面128。半导体管芯124的有效表面130与层压层206的表面210共面。嵌入层压层206内的半导体管芯124与绝缘膜204、绝缘膜200、导电层212和导电层202一起构成了重新配置的晶片214。暴露半导体管芯124的有效表面130以用于电性再分配。
包括绝缘膜204、绝缘膜200、层压层206、导电层202和导电层212的重新配置的晶片214，以减少的过程步骤嵌入并支撑半导体管芯124。绝缘膜200、绝缘膜204和层压层206，作为半导体管芯124上层压的预制部件，不需要被形成或积累在半导体管芯124上。绝缘膜200、绝缘膜204和层压层206减少了过程步骤，因为可在多个半导体管芯上结合附加层连续地处理和施加绝缘膜200、绝缘膜204和层压层206。绝缘膜200、绝缘膜204和层压层206不易受到从常规的绝缘材料的施加所产生的复杂性的影响。例如，作为预制的结构，绝缘膜200、绝缘膜204和层压层206减少了由常规液体涂覆过程所生成的空隙、粗糙度和缺陷的形成。绝缘膜200、绝缘膜204和层压层206减少了半导体封装中翘曲的可能性。绝缘膜200、绝缘膜204和层压层206通过例如减少了通常与液体绝缘材料一起生成的溶剂挥发和浪费的副产品的产生，改善了环境条件。绝缘膜200、绝缘膜204和层压层206具有降低的CTE和高绝缘可靠性。绝缘膜200、绝缘膜204和层压层206降低了在随后过程步骤期间半导体管芯124的移位。绝缘膜200、绝缘膜204和层压层206具有增强的粘合性质。在半导体管芯124嵌入层压层206内以及绝缘膜200、绝缘膜204、导电层212和导电层202提供结构支撑的情况下，重新配置的晶片214是稳健且牢固的半导体封装。
重新配置的晶片214非常适合用于容纳附加的半导体部件。例如，层压层206具有平滑的表面，其有助于层压层206上互连结构的形成。在更平滑表面的情况下，在层压层206和层压层206上所形成的导电层之间的界面具有减少的缺陷，并且跨越该界面显著地更加线性。层压层206和置于层压层206上的导电层之间的更加线性的界面提供了界面处更低的电阻和信号传输上的改进。
与图1和2a-2d有关，图10a-10k图示了在具有嵌入半导体124的重新配置的晶片218上形成积累互连结构的过程。重新配置的晶片218类似于图4c、5c、6c、7c、8c或9中所描述的重新配置的晶片。图10a示出了绝缘膜220内嵌入的半导体管芯124。类似于绝缘膜160，绝缘膜220是增强层压绝缘膜、片材模具或层。绝缘膜220含有一个或多个玻璃纤维、玻璃填料或玻璃布料。在一些实施例中，绝缘膜220包括环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，绝缘膜220是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
类似于导电层162，使用PVD、CVD、电解电镀、无电镀过程、或其他合适的金属沉积过程，将导电层、铜膜或铜箔222形成在绝缘膜220的表面上。导电层222可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。替代地，使用PVD、CVD、电解电镀、无电镀过程或者其他合适的金属沉积过程，将导电层222单独地布置在临时转移膜上。导电层222和临时转移膜然后被层压在绝缘膜220的表面上，随后去除临时转移膜，留下置于绝缘膜220表面上的导电层222。在一些实施例中，导电层222的厚度从0.10μm到5μm的范围变动，使得导电层222是非常薄的膜结构，这对具有减小厚度的半导体封装的形成有贡献。导电层222提供附加的刚度，并对绝缘膜220的结构稳定性有贡献。
使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化，来将绝缘层或钝化层224形成在有效表面130和绝缘膜220上。绝缘层224包含二氧化硅（SiO2）、氮化硅（Si3N4）、氮氧化硅（SiON）、五氧化二钽（Ta2O5）、氧化铝（Al2O3）或具有类似绝缘和结构性质的其他材料的一个或多个层。绝缘膜220的平滑表面促进了绝缘层224和绝缘膜220之间的界面具有沿该界面的减少的缺陷。在一些实施例中，将绝缘层224共形地涂覆在半导体管芯124上。替代地，类似于层压层194，绝缘层224是层压的绝缘、钝化、介电或环氧层，且类似于图7a-7c中图示的过程被层压在绝缘膜220上。绝缘层224可进一步包括一个或多个阻挡层。
如图11b中所示，通过蚀刻过程226或激光直接切除（LDA）228来去除一部分绝缘层224以形成通孔230并暴露有效表面130上的接触垫132。在一些实施例中，使用基于掩模的曝光、步进机（stepper）和大型场曝光系统来形成通孔230。
在图10c中，使用PVD、CVD、电解电镀，无电镀、或者其他合适的金属沉积过程，来将导电层232形成在绝缘层224和半导体管芯124上。导电层232包含Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层232的一部分经由通孔230被电连接到半导体管芯124的导电层132。在一些实施例中，导电层232遵循绝缘层224的轮廓。在一些实施例中，导电层232操作为种子层。
图10d中，使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化，来将绝缘层或钝化层236形成在导电层232上。绝缘层236包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。通过蚀刻过程或LDA 228来去除一部分绝缘层236以在通孔230上形成开口237。在一些实施例中，开口237是使用基于掩模的曝光、步进机和大型场曝光系统所形成的沟槽图案。
图10e中，使用PVD、CVD、电解电镀，无电镀、或者其他合适的金属沉积过程来在绝缘层224和导电层232上形成导电层238。导电层238包含Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层238的一部分经由开口237被电连接到导电层132。在一个实施例中，导电层238操作为重新分配层（RDL）来将电连接从半导体管芯124延伸至半导体管芯124外部的点。
图10f中，通过曝光或显影过程、LDA、蚀刻或其他合适的过程来去除绝缘层236，留下导电层238的部分之间在绝缘层224上的间隙240。
图10g中，使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化，来将绝缘层或钝化层242形成在绝缘层224、间隙240、导电层232和导电层238上。绝缘层242包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。通过曝光或显影过程、LDA、蚀刻或其他合适的过程来去除绝缘层242的一部分，以在绝缘层242中形成通孔244来暴露导电层238的部分，以用于后续电互连，如图10h中所示。
图10i示出了在添加凸点材料之前，使用锯片或激光切割工具246来将重新配置的晶片218单切成各个半导体封装250。替代地，如图10j中所示，在单切前将凸点材料254布置在通孔244内，以形成各个半导体封装252。
使用蒸发、电解电镀、无电镀、球落（ball drop）、或丝网印刷过程来将凸点材料254沉积在导电层238上。凸点材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料和其组合，其具有可选的助焊溶液。例如，凸点材料可以是共晶锡/铅、高铅焊料或无铅焊料。使用合适的附着或接合过程来将凸点材料接合到导电层238。在一个实施例中，通过将材料加热到其熔点之上来使凸点材料回流以形成球或凸点254。在一些应用中，使凸点254第二次回流以改善与导电层238的电接触。凸点254还可被压缩接合或热压缩接合到导电层238。凸点254表示可形成在导电层238上的一种类型的互连结构。互连结构也可使用导电膏、钉头凸点、微型凸点或其他电互连。
图10k示出了在从重构晶片218单切之后的半导体封装250，其中半导体管芯124被嵌入绝缘膜220内，以及积累互连结构256被形成在半导体管芯124的有效表面130上。互连结构256包括绝缘层224、绝缘层242、导电层232、导电层238和凸点254的组合。绝缘膜220上的互连结构256提供了高密度的布线图案，其实现了显著的性能改善。互连结构256具有改善的可靠性，并且对于半导体管芯124上的3D集成和垂直堆叠是有效的。此外，互连结构256对半导体封装250来说是低成本的添加。
绝缘膜220利用减少的过程步骤嵌入并支撑半导体管芯124。作为半导体管芯124上层压的预制部件的绝缘膜220，不需要被形成或积累在半导体管芯124上。绝缘膜220减少了过程步骤，因为可在半导体管芯124上连续地处理和施加绝缘膜220和类似于绝缘膜220的附加绝缘膜。绝缘膜220不易受到从常规的绝缘材料的施加所产生的复杂性的影响。例如，作为预制的结构，绝缘膜220减少了由常规液体涂覆过程所生成的空隙、粗糙度和缺陷的形成。绝缘膜220减少了半导体封装中翘曲的可能性。绝缘膜220通过例如减少了通常与液体绝缘材料一起生成的溶剂挥发和浪费的副产品的产生，改善了环境条件。绝缘膜220具有降低的CTE和高绝缘可靠性。绝缘膜220降低了在互连结构256的形成期间半导体管芯124的移位。绝缘膜220具有增强的粘合性质和平滑表面，这促进了互连结构256的形成。结合导电层222利用玻璃纤维、玻璃填料或玻璃布料增强的绝缘膜220，是用于半导体管芯124的稳健且牢固的嵌入材料，并且提供了跨越半导体封装250的厚度的增强的结构稳定性。
与图1和2a-2d有关，图11a-11j图示了在具有嵌入半导体124的重新配置的晶片258上形成积累互连结构的过程。重新配置的晶片258类似于图4c、5c、6c、7c、8c、或9中所描述的重新配置的晶片。图11a示出了绝缘膜260内嵌入的半导体管芯124。类似于绝缘膜160，绝缘膜260是增强层压绝缘膜、片材模具或层。绝缘膜260含有一个或多个玻璃纤维、玻璃填料或玻璃布料。在一些实施例中，绝缘膜260包括环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，绝缘膜260是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
类似于导电层162，使用PVD、CVD、电解电镀、无电镀过程、或其他合适的金属沉积过程，来将导电层、铜膜或铜箔262形成在绝缘膜260的表面上。导电层262可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。替代地，使用PVD、CVD、电解电镀、无电镀过程或者其他合适的金属沉积过程，将导电层262单独地布置在临时转移膜上。导电层262和临时转移膜然后被层压在绝缘膜260的表面上，随后去除临时转移膜，留下置于绝缘膜260表面上的导电层262。在一些实施例中，导电层262的厚度从0.10μm到5μm的范围变动，使得导电层262是非常薄的膜结构，这对具有减小厚度的半导体封装的形成有贡献。导电层262提供附加的刚度，并对绝缘膜260的结构稳定性有贡献。
使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化，来将绝缘层或钝化层264形成在有效表面130和绝缘膜260上。绝缘层264包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。绝缘膜260的平滑表面促进了绝缘层264和绝缘膜260之间的界面具有减少的缺陷。替代地，类似于层压层194，绝缘层264是层压的绝缘、钝化、介电或环氧层，并且类似于如图7a-7c中图示的过程被层压在绝缘膜260上。
如图11b中所示出的，通过蚀刻过程或LDA 266去除一部分绝缘层264以形成通孔268并暴露有效表面130上的接触垫132。在一些实施例中，使用基于掩模的曝光、步进机和大型场曝光系统来形成通孔268。
图11c示出了使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化，来在绝缘层264上形成绝缘层或钝化层270。绝缘层270包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。如图11c中所示出的，通过蚀刻过程或LDA去除一部分绝缘层270以在通孔268上形成开口272。在一些实施例中，开口272是使用基于掩模的曝光、步进机和大型场曝光系统形成的沟槽图案。
在图11d中，使用PVD、CVD、电解电镀，无电镀、或者其他合适的金属沉积过程，将导电层276形成在绝缘层264和绝缘层270上。导电层276包含Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层276的一部分经由通孔268和开口272被电连接到半导体管芯124的导电层132。在一些实施例中，导电层276被共形施加于且遵循绝缘层264和绝缘层270的轮廓。在一个实施例中，导电层276操作为激活的迹线图案。在一个实施例中，导电层276包括导电层132上的凸点下金属化区（UBM），其具有浸润层、势垒层和粘合层。
在图11e中，通过曝光或显影过程、LDA、蚀刻或其他合适的过程，来去除绝缘层270和导电层276的第一部分，从而消除开口272。在绝缘层264上保留导电层276的第二部分作为活性的迹线图案。
在图11f中，使用PVD、CVD、电解电镀、无电镀、或者其他合适的金属沉积过程来在绝缘层264和导电层276上形成导电层278。导电层278包含Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层278的一部分经由通孔268和导电层276被电连接到半导体管芯124的导电层132。
图11g示出了使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化，在绝缘层264和导电层278上形成绝缘层或钝化层280。绝缘层280包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。如图11h中所示出的，通过蚀刻过程或LDA来去除一部分绝缘层280以在导电层278的部分上形成开口或通孔282。在一些实施例中，使用基于掩模的曝光、步进机和大型场曝光系统来形成通孔282。
图11i示出了使用锯片或激光切割工具286来将重新配置的晶片258单切成各个半导体封装290。使用蒸发、电解电镀、无电镀、球落、或丝网印刷过程来将导电凸点材料在通孔282内沉积在导电层278上。凸点材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料和其组合，其具有可选的助焊溶液。例如，凸点材料可以是共晶锡/铅，高铅焊料或无铅焊料。使用合适的附着或接合过程来将凸点材料接合到导电层278。在一个实施例中，通过将材料加热到其熔点之上来使凸点材料回流以形成球或凸点288。在一些应用中，使凸点288第二次回流以改善与导电层278的电接触。凸点288还可被压缩接合或热压缩接合到导电层278。凸点288表示可形成在导电层278上的一种类型的互连结构。互连结构也可以使用导电膏、钉头凸点、微型凸点或其他电互连。
图11j示出了在从重构晶片258单切之后的半导体封装290，其中半导体管芯124被嵌入绝缘膜260内，以及积累互连结构294被形成在半导体管芯124的有效表面130上。互连结构294包括绝缘层264、绝缘层280、导电层276、导电层278和凸点288的组合。绝缘膜260上的互连结构294提供了高密度的布线图案，其实现了显著的性能改善。互连结构294具有改善的可靠性，且对于半导体管芯124上的3D集成和垂直堆叠是有效的。此外，互连结构294对半导体封装290来说是低成本的添加。
绝缘膜260利用减少的过程步骤嵌入并支撑半导体管芯124。作为半导体管芯124上层压的预制部件的绝缘膜260，不需要被形成和积累在半导体管芯124上。绝缘膜260减少了过程步骤，因为可在半导体管芯124上连续地处理和施加绝缘膜260和类似于绝缘膜260的附加绝缘膜。绝缘膜260不易受到从常规的绝缘材料的施加所产生的复杂性的影响。例如，作为预制结构，绝缘膜260减少了由常规液体涂覆过程所生成的空隙、粗糙度和缺陷的形成。绝缘膜260减少了半导体封装中翘曲的可能性。绝缘膜260通过例如消除通常与液体绝缘材料一起生成的溶剂挥发和浪费的副产品的产生，改善了环境条件。绝缘膜260具有降低的CTE和高绝缘可靠性。绝缘膜260降低了在互连结构294的形成期间半导体管芯124的移位。绝缘膜260具有增强的粘合性质和平滑表面，这促进了互连结构294的形成。结合导电层262利用玻璃纤维、玻璃填料或玻璃布料增强的绝缘膜260，是用于半导体管芯124的稳健且牢固的嵌入材料，并且提供了跨越半导体封装290的厚度的增强的结构稳定性。
与图1和2a-2d有关，图12a-12j图示了在具有嵌入半导体124的重新配置的晶片296上形成积累互连结构的过程。重新配置的晶片296类似于图4c、5c、6c、7c、8c、或9中所描述的重新配置的晶片。图12a示出了绝缘膜300内嵌入的半导体管芯124。类似于绝缘膜160，绝缘膜300是增强层压绝缘膜、片材模具或层。绝缘膜300含有一个或多个玻璃纤维、玻璃填料或玻璃布料。在一些实施例中，绝缘膜300包括环氧化物、环氧树脂、聚合物材料、热固性塑料层压件或其他非导电材料。在一些实施例中，绝缘膜300是包括多个树脂层、聚酯膜层和聚丙烯膜层的多层膜。
类似于导电层162，使用PVD、CVD、电解电镀、无电镀过程、或其他合适的金属沉积过程，来将导电层、铜膜或铜箔302形成在绝缘膜300的表面上。导电层302可以是Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。替代地，使用PVD、CVD、电解电镀、无电镀过程或者其他合适的金属沉积过程，将导电层302单独地布置在临时转移膜上。导电层302和临时转移膜然后被层压在绝缘膜300的表面上，随后去除临时转移膜，留下置于绝缘膜300的表面上的导电层302。在一些实施例中，导电层302的厚度从0.10μm到5μm的范围变动，使得导电层302是非常薄的膜结构，这对于具有减小厚度的半导体封装的形成有贡献。导电层302提供附加的刚度，并对绝缘膜300的结构稳定性有贡献。
使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化，来将绝缘层或钝化层304形成在有效表面130和绝缘膜300上。绝缘层304包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。绝缘膜300的平滑表面促进了绝缘层304和绝缘膜300之间的均匀界面。替代地，类似于层压层194，绝缘层304是层压的绝缘、钝化、介电或环氧层，并且类似于如图7a-7c中图示的过程被层压在绝缘膜300上。在一些实施例中，绝缘层304包括多层，例如阻挡层。
如图12b中所示，通过蚀刻过程或LDA来去除一部分绝缘层304以形成通孔310和开口308并暴露有效表面130上的接触垫132。在一些实施例中，使用基于掩模的曝光、步进机和大型场曝光系统来形成通孔310和开口308。
图12c示出了使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化，来在绝缘层304上形成绝缘层或钝化层312。绝缘层312包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。
在图12d中，使用PVD、CVD、电解电镀，无电镀，或者其他合适的金属沉积过程，来将导电层316形成在绝缘层312和绝缘层304上。导电层316包含Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层316的一部分经由通孔310和开口308被电连接到半导体管芯124的导电层132。在一些实施例中，将导电层316共形地施加于且遵循绝缘层304和绝缘层312的轮廓。在一个实施例中，导电层316操作为活性的迹线图案。在一个实施例中，导电层316包括导电层132上的UBM，其具有浸润层、势垒层和粘合层。
在图12e中，通过曝光或显影过程、LDA、蚀刻或其他合适的过程，来去除绝缘层312和导电层316的第一部分。绝缘层304上保留的导电层316的第二部分是活性的迹线图案。
在图12f中，使用PVD、CVD、电解电镀，无电镀、或者其他合适的金属沉积过程，来将导电层318在开口308和通孔310内形成在绝缘层304和导电层316上。导电层318包含Al、Cu、Sn、Ni、Au、Ag或其他合适的导电材料的一个或多个层。导电层318的一部分经由导电层316和通孔310被电连接到半导体管芯124的导电层132。
图12g示出了使用PVD、CVD、印刷、层压、旋涂、喷涂、烧结或热氧化，来在绝缘层304和导电层318上形成绝缘层或钝化层320。绝缘层320包含SiO2、Si3N4、SiON、Ta2O5、Al2O3或具有类似绝缘和结构性质的其他材料的一个或多个层。如图12h中所示，通过蚀刻过程或LDA来去除绝缘层320的一部分以在导电层318的部分上形成开口或通孔322。在一些实施例中，使用基于掩模的曝光、步进机和大型场曝光系统来形成通孔322。
图12i示出了使用锯片或激光切割工具326来将重构晶片296单切成各个半导体封装330。使用蒸发、电解电镀、无电镀、球落、或丝网印刷过程，将导电凸点材料沉积在导电层318上的通孔322内。凸点材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料和其组合，其具有可选的助焊溶液。例如，凸点材料可以是共晶锡/铅、高铅焊料或无铅焊料。使用合适的附着或接合过程来将凸点材料接合到导电层318。在一个实施例中，通过将材料加热到其熔点之上来使凸点材料回流以形成球或凸点328。在一些应用中，使回流凸点328第二次回流以改善与导电层318的电接触。凸点328还可被压缩接合或热压缩接合到导电层318。凸点328表示可形成在导电层318上的一种类型的互连结构。互连结构还可以使用导电膏、钉头凸点、微型凸点或其他电互连。
图12j示出了在从重构晶片296单切之后的半导体封装330，其中半导体管芯124被嵌入绝缘膜300内，以及积累互连结构336被形成在半导体管芯124的有效表面130上。互连结构336包括绝缘层304、绝缘层320、导电层316、导电层318和凸点328的组合。绝缘膜300上的互连结构336提供了高密度的布线图案，其实现了显著的性能改善。互连结构336具有改善的可靠性，且对于半导体管芯124上的3D集成和垂直堆叠是有效的。此外，互连结构336对半导体封装330来说是低成本的添加。
绝缘膜300利用减少的过程步骤嵌入并支撑半导体管芯124。作为半导体管芯124上层压的预制部件的绝缘膜300，不需要被形成或积累在半导体管芯124上。绝缘膜300减少了过程步骤，因为可以在半导体管芯124上连续地处理和施加绝缘膜300和类似于绝缘膜300的附加绝缘膜。绝缘膜300不易受到从常规的绝缘材料的施加所产生的复杂性的影响。例如，作为预制结构，绝缘膜300减少了由常规液体涂覆过程所生成的空隙、粗糙度和缺陷的形成。绝缘膜300减少了半导体封装中翘曲的可能性。绝缘膜300通过例如减少通常与液体绝缘材料一起生成的溶剂挥发和浪费的副产品的产生，改善了环境条件。绝缘膜300具有降低的CTE以及高绝缘可靠性。绝缘膜300降低了互连结构336形成期间半导体管芯124的移位。绝缘膜300具有增强的粘合性质和平滑表面，这促进了互连结构336的形成。结合导电层302利用玻璃纤维、玻璃填料或玻璃布料增强的绝缘膜300，是用于半导体管芯124的稳健且牢固的嵌入材料，并且提供了跨越半导体封装330的厚度的增强的结构稳定性。
虽然已经对本发明的一个或多个实施例进行了详细说明，但本领域技术人员将理解，在不脱离如以下权利要求中所阐述的本发明的范围的情况下，可以对那些实施例做出修改和调整。

Claims (12)

1.一种制作半导体器件的方法，包括：
提供增强绝缘膜；
在所述增强绝缘膜的第一表面上布置导电箔；
在与所述导电箔相对的所述增强绝缘膜上设置半导体管芯，其中所述半导体管芯的有源表面背离所述增强绝缘膜；
在所述半导体管芯和所述增强绝缘膜上设置预制绝缘膜；
将所述预制绝缘膜层压到所述增强绝缘膜上以将所述半导体管芯嵌入所述预制绝缘膜内，其中所述半导体管芯的有源表面与所述预制绝缘膜的与所述增强绝缘膜相对的第一表面共面；
在所述半导体管芯的有源表面和与所述导电箔相对的所述预制绝缘膜上形成互连结构； 以及
穿过所述互连结构，所述预制绝缘膜，所述增强绝缘膜和所述导电箔进行单片化。
2.权利要求1的方法，其中所述增强绝缘膜包括玻璃布料、玻璃纤维或玻璃填料。
3.权利要求1的方法，进一步包括：
将所述半导体管芯嵌入所述预制绝缘膜内，其中所述预制绝缘膜覆盖所述半导体管芯的侧表面，并且
在所述半导体管芯的所述有源表面上形成互连结构。
4.一种制作半导体器件的方法，包括：
提供第一绝缘膜；
在所述第一绝缘膜的第一表面上形成第一导电层；
将半导体管芯布置在与所述第一导电层相对的所述第一绝缘膜的第二表面之上；
在所述第一绝缘膜和所述半导体管芯之上设置第二绝缘膜；以及
在所述第一绝缘膜上层压所述第二绝缘膜以将所述半导体管芯嵌入所述第二绝缘膜中，其中，所述半导体管芯的有源表面从与所述第一绝缘膜相对的第二绝缘膜暴露出来。
5.权利要求4的方法，其中所述第一绝缘膜是多层的增强膜。
6.权利要求4的方法，穿过所述第一导电层进行单元化。
7.权利要求4的方法，其中所述第一导电层是薄铜箔。
8.权利要求4的方法，进一步包括通过以下步骤在所述半导体管芯和与所述第一导电层相对的所述第二绝缘膜之上形成互连结构：
在所述半导体管芯和第二绝缘膜上形成第一绝缘层；
在所述第一绝缘层上形成第二绝缘层；
形成穿过所述第一绝缘层和第二绝缘层的多个开口以暴露所述半导体管芯；以及
在所述第一绝缘层和第二绝缘层的开口内形成第二导电层。
9.一种半导体器件，包括：
第一绝缘膜；
形成在所述第一绝缘膜上的导电层；
设置在与所述导电层相对的所述第一绝缘膜上的第二绝缘膜；以及
嵌入所述第二绝缘膜内的半导体管芯，其中，所述半导体管芯的表面从与所述第一绝缘膜相对的第二绝缘膜暴露出来。
10.权利要求9的半导体器件，其中所述导电层包括铜箔。
11.权利要求9的半导体器件，进一步包括在所述半导体管芯上形成的互连结构。
12.权利要求9的半导体器件，其中所述第一绝缘膜包括玻璃纤维、布料或填料。
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201207962A (en) * 2010-08-04 2012-02-16 Siliconware Precision Industries Co Ltd Chip-sized package and fabrication method thereof
CN102754196A (zh) * 2010-02-16 2012-10-24 赛普拉斯半导体公司 利用传输电介质的板化封装

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* Cited by examiner, † Cited by third party
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US20110139224A1 (en) * 2009-12-16 2011-06-16 Miasole Oriented reinforcement for frameless solar modules

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102754196A (zh) * 2010-02-16 2012-10-24 赛普拉斯半导体公司 利用传输电介质的板化封装
TW201207962A (en) * 2010-08-04 2012-02-16 Siliconware Precision Industries Co Ltd Chip-sized package and fabrication method thereof

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