CN104008025A - 控制装置、控制系统以及数据生成方法 - Google Patents

Abstract

本发明提供一种控制装置，其由多个处理装置执行相同的处理，通过比对结果来探测误动作，停止数据的发送，该控制装置能检测出进行了比对的数据和所发送的数据不同。设置有校验码连接电路，该校验码连接电路将第1处理装置输出的处理结果和基于第2处理装置的处理结果所生成的校验码连接并输出。

Description

控制装置、控制系统以及数据生成方法

技术领域

本发明涉及控制装置、控制系统以及数据生成方法。

背景技术

作为本技术领域的背景技术，有JP特开平10-340102号公报（专利文献1），涉及为了确保铁道系统中的自动防故障（failsafe）性而成为3重（triplicated）的装置结构、单个或者2重的控制装置。在该专利文献1中，在段落编号0008中公开了以下装置：由3台控制装置构成的3重的控制装置；在对串行通信的对方装置发送数据时，用于将3重的控制装置分别准备的数据分别发送到其他系的控制装置的比对线路；经由比对线路将从他系的控制装置获取的数据和自系的数据进行比对的比对部；进行在3重的每个控制装置中设置的自系的控制装置的故障检测的故障检测部；和基于来自比对部的比对结果以及来自故障检测部的信号而选择将数据发送到对方装置的控制装置的发送权选择部。

此外，在专利文献1中，在段落编号0009中公开了：将应发送数据发送到其他两台控制装置，在自系中对于应发送数据和从其他两台控制装置获取的数据进行比较，自系的数据和来自他系的数据一致，此外，在他系中他系的数据和自系数据一致，在自系的装置没有故障时，从自系的控制装置发送数据。

此外，作为本技术领域的其他背景技术，有JP特开2005-102037号公报（专利文献2）。在该专利文献2的段落编号0046到段落编号0052中记载有“图5为表示本发明的数据包通信装置1以以太网（注册商标）数据包对TCP/IP通信数据包压缩（capsule）化来进行发送/接收的数据包的构成的一例的图。（中间部分省略）进行压缩化时，在TCP（UDP）以及IP中，为了判定数据包是否正确，使用校验和运算。如图5所示，该校验和运算的对象范围，在TCP数据包的情况下，为包括TCP报头以及TCP数据的TCP数据包全体，在UDP以及IP的情况下只为报头。发送源在压缩化时运算校验和，作为校验和信息，附加到各报头。接收侧包括校验和（check sum）信息，来运算对象范围的校验和，如果其结果为0则判定为正常，除此之外判定为错误”，公开了通信装置中的校验方法。

专利文献1：JP特开平10-340102号公报

专利文献2：JP特开2005-102037号公报

在专利文献1中，记载有比对多个处理装置的处理结果，通过确认处理结果为正确之后发送数据，从而防止因装置的故障所引起错误的数据发送的控制装置。但是，专利文献1的控制装置中，即使进行了比对后的数据和所发送的数据不同，也不能检测出这一情况。

在专利文献2中，记载有通过在发送侧对数据附加校验和，在接收侧确认校验和，从而检测发送数据的错误这样的装置。但是，在专利文献2的装置中，在发送侧对数据附加校验和的时刻点，发送数据已发生错误的情况下，则不能检测出错误。

发明内容

本发明的目的在于提供一种在由多个处理装置执行相同的处理，通过比对处理结果来探测误动作并停止数据的发送的控制装置中，能检测进行了比对的数据和所发送的数据不同这一情况的控制装置。

为了解决上述问题，本发明的控制装置具有校验码连接电路，该校验码连接电路连接第1处理装置所输出的处理结果和基于第2处理装置的处理结果所生成的校验码并输出。

发明的效果

即使在第1处理装置所输出的处理结果与进行了比对的数据不同的情况下，在与基于第2处理装置的处理结果所生成的校验码之间无法取得匹配性。因此，通过由接收了所发送的数据的装置来确认处理结果与校验码的匹配性，从而能够检测进行了比对的数据与所发送的数据不同这一情况。此外，上述以外的问题、结构以及效果通过以下的实施方式的说明能够明确。

附图说明

图1为适用本发明的实施例1的控制系统的结构图。

图2为图1的控制系统的RAM112的数据配置和处理装置101的处理流程的例子。

图3为表示图1的控制系统的校验码连接电路131的结构的第1例的图。

图4为图3的校验码连接电路的校验码存储电路301的数据配置的例子。

图5为表示图3的校验码连接电路的动作的第1例的图。

图6为表示图3的校验码连接电路的动作的第2例的图。

图7为表示图3的校验码连接电路的动作的第3例的图。

图8为表示图1的控制系统的校验码连接电路131的结构的第2例的图。

图9为图8的校验码连接电路的校验码存储电路801的数据配置的例子。

图10为表示图8的校验码连接电路的动作的例子的图。

图11为适用本发明的实施例2的控制系统的结构图。

图12为适用本发明的实施例3的控制系统的结构图。

图13为表示图12的控制系统的开关控制电路1243的动作的例子的图。

具体实施方式

以下，采用附图对实施例进行说明。

此外，存在以“程序”作为主语来说明处理的情况。该程序通过处理器、例如MP（MiCro Processor）或CPU（CentralProcessing Unit）来执行，进行规定的处理。另外，由于适当地采用存储资源（例如存储器）以及通信接口装置（例如通信端口）来进行，因此处理的主语也视为处理器。处理器除了CPU之外也可有专用硬件。计算机程序也可从程序源被安装到各计算机中。程序源也可为例如通过程序分配服务器或者存储介质等提供。

此外，各要素例如控制器能由编号等识别，但如果为能识别的信息，则也可采用名称等其他种类的识别信息。在本发明的附图以及说明中，对同一部分赋予相同的符号，但本发明并不限于本实施例，与本发明的思想一致的所有应用例被包括于本发明的技术的范围中。此外，只要没有特别限定，各构成要素也可由多个也可由单个构成。

实施例1

图1为适用本发明的控制系统的结构图的第1例。

本实施例的控制系统100具有：第1处理装置101、第2处理装置102、校验码连接电路131、发送停止开关132、开关控制电路135、控制终端133和设备134。

第1处理装置101具有CPU111、RAM（Random AccessMemory）112、ROM（Read only Memory）113、发送电路114、接收电路115和比对电路116。这些构成要素通过内部总线117被相互连接。

第2处理装置102具有CPU121、RAM122、ROM123、接口电路124、接收电路125和比对电路126。这些构成要素通过内部总线127被相互连接。

接收电路115经由通信路145从控制终端133获取数据，经由总线117写入到RAM112。

CPU111按照保存于ROM113的程序，执行以下的处理。CPU111首先经由总线117读出接收电路115写入到RAM112的数据，进行了预定的控制处理之后，经由总线117将处理结果写入到RAM112。

此外，CPU111经由总线117获取比对电路116写入到RAM112的比对结果。在比对结果表示一致的情况下，CPU111根据写入到RAM112的处理结果，生成预定的形式的发送数据，并写入到RAM112。在比对结果表示不一致的情况下，CPU111停止处理。

比对电路116从RAM112读出CPU111的处理结果，经由传送路径150发送到比对电路126。此外，比对电路116经由传送路径150从比对电路126获取第2处理装置102的CPU121的处理结果，并与从RAM112读出的CPU111的处理结果进行比对。如果比对处理结束，则比对电路116经由总线117将比对结果写入到RAM112，并且经由传送路径147发送到开关控制电路135。

发送电路114经由总线117读出CPU111写入到RAM112的发送数据，并经由传送路径141发送到校验码连接电路131。

接收电路125、比对电路126的动作分别与接收电路115、比对电路116的动作相同。

此外，本实施例中，表示了由比对电路116、126进行比对处理的例子，但也可考虑CPU111、121按照保存于ROM113、123的程序，进行比对处理的方法。

CPU121的动作也与CPU111的动作大致相同，但CPU121代替将发送数据写入到RAM122，而将根据写入到RAM122的处理结果所生成的校验码写入到RAM122。此外，作为校验码，除了上述的校验和之外还有奇偶校验码、CRC（Cyclic RedundancyCheck，循环冗余码校验）等错误检测码，也可采用ECC（ErrorCorrecting Code）等纠错码。

接口电路124经由总线127读出CPU121写入到RAM122的校验码，并经由传送路径149发送到校验码连接电路131。

校验码连接电路131连接经由传送路径141从发送电路114获取的发送数据和经由传送路径149从接口电路124获取的校验码，并经由传送路径142输出到发送停止开关132。

开关控制电路135基于经由传送路径147从比对电路116获取的比对结果和经由传送路径148从比对电路126获取的比对结果，将发送停止开关132的控制信号输出到信号线151。

发送停止开关132只在处于比对电路116与比对电路126两方的比对结果均一致的情况下被控制为接通，在任一方、或者两者不一致的情况下被控制为断开。此外，发送停止开关132按照从信号线151获取的控制信号，控制内部开关的接通/断开。在内部开关接通的情况下，发送停止开关132将从传送路径142获取的发送数据直接输出到传送路径143。在内部开关断开的情况下，发送停止开关132对传送路径143不进行任何输出，传送路径143处于无效状态。

控制终端133对从传送路径143获取的数据的数据主体和校验码的匹配性进行校验，确认所获取的数据是否正确。在没有取得匹配性的情况下，控制终端133将用于使设备134安全地停止的控制信号输出到信号线144。在取得匹配性的情况下，控制终端133对所获取的数据进行预定的处理，生成设备134的控制信号并输出到信号线144。此外，控制终端133经由信号线146获取表示设备134的状态的信号，进行预定的处理之后，发送到传送路径145。此外，作为设备134的例子，有铁道车辆、机动车、飞机等移动车辆或建筑机械、控制移动车辆的运行的运行系统、石油提炼或发电等各种成套设备、通信装置等，但并不限于此。

此外，在本实施例中只表示了一个控制终端，但也可具有多个控制终端。在这种情况下，也可按照需要，在传送路径143、145设置中继电路。

图2为图1的控制系统的RAM112的数据配置和处理装置101的处理流程的例子。左侧表示RAM112的数据配置，右侧表示处理装置101的处理流程。

（1）的接收为：接收电路115将经由通信路145获取的数据写入到RAM112的处理。

（2）的控制处理为：CPU111从RAM112读出接收数据，进行了预定的控制处理之后，将处理结果写入到RAM112的处理。

（3）的数据交换、比对为：比对电路116与比对电路126交换处理结果，并进行比对的处理。

（4）的报头、校验码附加为：CPU111以预定的形式，生成发送数据，并写入到RAM112的处理。在此，表示计算包括发送源、发送目的地、数据尺寸的信息在内的报头、以及针对报头或者数据的校验码并附加的例子。此外，有时报头或校验码对处理结果全体附加一个，但在处理结果的大小较大的情况下也可分割为多个，对所分割的每一个处理结果分别附加报头和校验码。

（5）的发送为：发送电路114从RAM112读出发送数据，并发送到传送路径141的处理。

图3为表示图1的控制系统100的校验码连接电路131的结构的第1例的图。

本实施例的校验码连接电路131具有校验码存储电路301、校验码连接位置检测电路302、选择电路303。

校验码存储电路301从传送路径149获取由处理装置102生成的校验码，并保存于内部的存储元件中。此外，校验码存储电路301将与经由信号线311从校验码连接位置检测电路302获取的读出地址对应的存储元件中保存的校验码，经由信号线312输出到选择电路303。

校验码连接位置检测电路302从传送路径141获取发送数据，对从发送数据的最前头到当前获取的数据为止的数据数目进行计数。此外，校验码连接位置检测电路302按照所计数的数据数目，将选择电路303的控制信号输出到信号线313。

此外，校验码连接位置检测电路302对从传送路径141获取的发送数据数目（发送数据包数目）进行计数，作为校验码存储电路301的读出地址，输出到信号线311。通过该读出地址能够从校验码存储电路301读出对所获取的发送数据的正确校验码并发送到选择电路303。

选择电路303在所计数的数据数目与预定的数值相等的情况下选择信号线312的校验码，除此之外控制为选择从传送路径141获取的发送数据。即、在判断为插入校验码的位置或者置换校验码的位置的情况下，对传送路径142输出来自校验码存储电路801的校验码，在除此之外的位置输出报头或处理结果，并发送到发送停止开关132。

此外，选择电路303按照经由信号线313从校验码连接位置检测电路302获取的控制信号，选择从传送路径141获取的发送数据或者从信号线312获取的校验码中的任一个，并输出到传送路径142。

图4为图3的校验码连接电路131的校验码存储电路301的数据配置的例子。

校验码存储电路301具有保存由第2处理装置102所生成的多个校验码的存储元件。图4中，表示将校验码2-1到校验码2-3和除此以外的校验码进行保存的例子。

图5为表示图3的校验码连接电路131的动作的第1例的图。

在从传送路径141获取的发送数据中不包括校验码，发送数据由报头和处理结果构成。因此，校验码连接电路131在报头与处理结果之间插入在校验码存储电路301中保存的校验码（由处理装置102生成的校验码）并输出。

具体来说，在来自传送路径141的接收数据即报头1-1与处理结果1-1之间，插入从校验码存储电路301接收的校验码2-1，生成对传送路径142的发送数据。此外，报头的大小在所有的发送数据中相同，距离到校验码的插入位置为止的最前头的数据数目在所有的发送数据中也相同。通过在处理结果的前面插入校验码，从而即使在处理结果的大小有变动的情况下也能使校验码的插入位置固定。

作为其他的例子，也有使从发送数据的末尾到校验码为止的数据数目设为固定的方法。在这种情况下，即使采用在处理结果的后面插入校验码的方法也能使插入位置固定。如上所述，在第1处理装置所输出的处理结果中附加基于第2处理装置的处理结果所生成的校验码，在控制终端等接收装置侧，确认处理结果和校验码的匹配性。由此，能够检测出处于在处理装置间进行了比对的处理结果和从处理装置发送的处理结果不同的情况。

图6为表示图3的校验码连接电路131的动作的第2例的图。

从传送路径141获取的发送数据中也包括校验码，将该校验码置换为保存于校验码存储电路301中的校验码并输出。具体来说，由从校验码存储电路301接收的校验码2-1置换从传送路径141接收的数据的校验码1-1并生成对传送路径142的发送数据。

关于校验码的位置与图5同样，在处理结果后进行配置，也考虑将从发送数据的末尾到校验码为止的数据数目设为固定的方法。

图6的例子中，除了图5的优点之外，由于能使第1处理装置101所发送的数据中包括校验码，因此具有能够由现有的处理装置挪用由CPU111执行的发送数据作成程序的优点。

图7为表示图3的校验码连接电路131的动作的第3例的图。

从传送路径141获取的发送数据在校验码的位置保存非法码（与根据处理结果所生成的校验码不一致的码），将该非法码置换为在校验码存储电路301中保存的校验码并输出。具体来说，以从校验码存储电路301接收的校验码2-1置换来自传送路径141的接收数据即报头1-1与处理结果1-1之间的非法码-1并生成向传送路径142发送的发送数据。

在图7的例子中，在校验码连接电路131进行误动作而没有执行校验码的置换的情况下，由于在报头或处理结果与非法码之间没有取得匹配性，因此具有通过控制终端133所进行的匹配性校验而能够检测出校验码连接电路131进行了误动作之类的进一步优点。

图8为表示图1的控制系统100的校验码连接电路131的结构的第2例的图。

本实施例的校验码连接电路131具有校验码存储电路801、校验码连接位置检测电路802、选择电路803。

校验码存储电路801从传送路径149获取校验码、以及与连接校验码的地点相关的信息，并保存于内部的存储元件中。此外，校验码存储电路801将与经由信号线311从校验码连接位置检测电路802获取的读出地址相对应的存储元件中保存的校验码，经由信号线312输出到选择电路303。而且，校验码存储电路801将与连接校验码的地点相关的信息经由信号线811输出到校验码连接位置检测电路802。

校验码连接位置检测电路802从传送路径141获取发送数据，对从发送数据的最前头到当前获取的数据为止的数据数目进行计数。此外，校验码连接位置检测电路802，按照所计数的数据数目和与将经由信号线811从校验码存储电路801获取的校验码进行连接的地点相关的信息，将选择电路303的控制信号输出到信号线313。此外，校验码连接位置检测电路802对连接了校验码的次数进行计数，作为校验码存储电路801的读出地址输出到信号线311。

选择电路303在所计数的数据数目与从信号线811获取的位置相等的情况下选择信号线312的校验码，除此以外控制为选择从传送路径141获取的发送数据。

此外，选择电路303按照经由信号线313从校验码连接位置检测电路802获取的控制信号，选择从传送路径141获取的发送数据和从信号线312获取的校验码中的任一个，并输出到传送路径142。

图9为图8的校验码连接电路的校验码存储电路801的数据配置的例子。

校验码存储电路801中，保存有校验码（C2-？）、以及、与连接校验码的地点相关的信息（P-？、A-？）。P-？为数据包编号，表示对第几个发送数据连接校验码（C2-？）的数值，A-？为置换地址，表示从发送数据的最前头到连接校验码的位置为止的数据数目的数值。

图10为表示图8的校验码连接电路131的动作的例子的图。

最开始的发送数据的置换校验码的地点仅一处，由在校验码存储电路801中保存的A-1所指定的地点处的数据被置换为保存于校验码存储电路801中的C2-1。该图中没有记载，但校验码存储电路801的P-1中，保存表示为第一个发送数据的数值。

第2个发送数据的置换校验码的地点有两处，由在校验码存储电路801中保存的A-2、A-3所指定的地点处的数据被置换为保存于校验码存储电路801中的C2-2、C2-3。C2-2为针对报头的校验码，C2-3为针对处理结果的校验码。该图中虽然没有记载，但在校验码存储电路801的P-2、P-3中保存表示为第2个发送数据的数值。

在图9以及图10的例子中，具有即使对每个发送数据进行连接的校验码的数目或连接位置不同，也能进行校验码的连接的优点。进而，通过对报头和处理结果分别附加校验码，从而还具有能够立刻确定错误发生之处的效果。

实施例2

图11为适用本发明的实施例2的控制系统的结构图。

本实施例的控制系统1100具有第1处理装置1101、第2处理装置1102、校验码连接电路131、发送停止开关132、控制终端133、设备134。

第1处理装置1101具有CPU111、RAM112、ROM113、发送电路114、接收电路115、传送控制电路1116。

第2处理装置1102具有CPU121、RAM122、ROM123、接口电路124、接收电路125、比对电路1126。

本实施例的图11的控制系统1100与图1的控制系统100的不同之处在于：只将比对电路设置于第2处理装置1102这一点。此外，图11中附加与图1相同的符号的电路的动作与图1相同。

传送控制电路1116将保存于RAM112中的CPU111的处理结果经由传送路径1150发送到比对电路1126。此外，传送控制电路1116从比对电路1126经由传送路径1150获取比对结果，经由总线117写入到RAM112中。

比对电路1126经由传送路径1150从传送控制电路1116获取CPU111的处理结果，并且从RAM122读出CPU121的处理结果，并对两者进行比对。比对电路1126，如果比对处理结束，则将比对结果经由总线127写入到RAM122，并且经由传送路径1150发送到传送控制电路1116。此外，比对电路1126经由传送路径1148输出发送停止开关132的控制信号。发送停止开关132被控制为在比对结果一致时接通，在不一致时断开。

在实施例2中，除了与实施例1相同的效果之外，且不需要图1的开关控制电路135，因此与图1相比，具有谋求控制系统的简化这样的优点。

实施例3

图12为适用本发明的实施例3的控制系统的结构图。

本实施例的控制系统1200具有第1处理装置1201、第2处理装置1202、第3处理装置1203、发送停止开关1241、1242、开关控制电路1243、选择电路1244、校验码连接电路1245、控制终端1246、设备1247。

第1处理装置1201具有CPU1211、RAM1212、ROM1213、发送电路1214、接收电路1215、比对电路1216。这些构成要素通过内部总线1217相互连接。

第2处理装置1202具有CPU1221、RAM1222、ROM1223、接口电路1224、发送电路1225、接收电路1226、比对电路1227。这些构成要素通过内部总线1228相互连接。

第3处理装置1203具有CPU1231、RAM1232、ROM1233、接口电路1234、接收电路1235、比对电路1236。这些构成要素通过内部总线1237相互连接。

本实施例成为3重由多数决定的结构，即使在第1处理装置1201、第2处理装置1202、第3处理装置1203中的任一个发生误动作而处理结果成为不正确的情况下，也能采用剩余的两个而处理装置继续发送正确数据。

接收电路1215、接收电路1226、接收电路1235的动作与图1的接收电路115的动作相同。

CPU1211的动作与图1的CPU111大致相同，但在判定比对结果时，在CPU1221、CPU1231任一个的处理结果与CPU1211的处理结果一致的情况下，进行发送数据的生成处理，在两个处理结果均与CPU1211的处理结果不一致的情况下停止处理。

CPU1221的动作与CPU1211大致相同，但除此之外，将发送到校验码连接电路1245的校验码写入到RAM1222。

CPU1231的动作与CPU1221的动作大致相同，但不进行发送数据的生成处理。

比对电路1216、比对电路1227、比对电路1236的动作与图1的比对电路116、比对电路126相同，但在3者之间经由传送路径1251、1252、1253进行数据的交换，在生成3个比对结果上不同。

发送电路1214、发送电路1225的动作与图1的发送电路114相同。

接口电路1224、接口电路1234的动作与图1的接口电路124相同。

开关控制电路1243经由传送路径1256、1257、1258从比对电路1216、1227、1236获取比对结果，经由信号线1259、1260、1261输出发送停止开关1241、1242、选择电路1244的控制信号。关于发送停止开关1241、1242、选择电路1244的控制方法在后面叙述。

发送停止开关1241、1242的动作与图1的发送停止开关132相同。

校验码连接电路1245、控制终端1246的动作分别与图1的校验码连接电路131、控制终端133相同。

图13为表示图12的控制系统的开关控制电路1243的动作的例子的图。

在CPU1211与CPU1221的处理结果一致（“是”）的情况下，判断为CPU1211与CPU1221的处理结果正确。因此，开关控制电路1243控制为：接通发送停止开关1241，断开发送停止开关1242，将第1处理装置1201的处理结果作为发送数据输出到校验码连接电路1245。此外，开关控制电路1243控制选择电路1244以使选择第2处理装置1202的接口电路1224的输出即校验码。

在CPU1211与CPU1221的处理结果不一致（“否”）且CPU1211与CPU1231的处理结果一致（“是”）的情况下，判断为CPU1221的处理结果不正确，CPU1211与CPU1231的处理结果正确。因此，开关控制电路1243控制为：接通发送停止开关1241，断开发送停止开关1242，将第1处理装置1201的处理结果作为发送数据输出到校验码连接电路1245。此外，对选择电路1244进行控制，以使选择第3处理装置1203的接口电路1234的输出即校验码。

在CPU1211与CPU1221的处理结果不一致（“否”）、CPU1211与CPU1231的处理结果不一致（“否”）且CPU1221与CPU1231的处理结果一致（“是”）的情况下，判断为CPU1211的处理结果不正确，判断为CPU1221与CPU1231的处理结果正确。因此，开关控制电路1243控制为断开发送停止开关1241，接通发送停止开关1242，并将第2处理装置1202的处理结果作为发送数据输出到校验码连接电路1245。此外，开关控制电路1243控制选择电路1244，以使选择第3处理装置1203的接口电路1234的输出即校验码。

在CPU1211与CPU1221的处理结果不一致（“否”）、且CPU1211与CPU1231的处理结果不一致（“否”）、且CPU1221与CPU1231的处理结果不一致（“否”）的情况下，哪个CPU的处理结果正确是不明确的。因此，开关控制电路1243断开发送停止开关1241，断开发送停止开关1242，并切断数据的发送。在这种情况下，选择电路1244的输出不具有意义，因此选择电路1244的控制信号也可输出任意信号。

通过以上动作，即使第1处理装置1201、第2处理装置1202、第3处理装置1203中的任一个进行误动作而处理结果变得不正确的情况下，也能连接剩余两个处理装置中的一个处理装置的处理结果和其他处理装置的校验码来进行发送，能够确认由控制终端1246获取的数据是否正确。

此外，本发明并不限定于上述的实施例，包括各种变形例。

此外，上述的实施例为了容易理解本发明而详细地进行了说明，未必限于具备所说明的所有的结构的装置。此外，可将某实施例的结构的一部分置换为其他实施例的结构，此外，可将其他实施例的结构加入到某实施例的结构中。此外，关于各实施例的结构的一部分，能进行其他结构的追加/删除/置换。

此外，上述的各结构、功能、处理部、处理方法等也可通过例如由集成电路等进行设计由硬件实现其中的一部分或者全部。此外，上述的各结构、功能等也可通过对处理器执行各个功能的程序进行解释、执行来由软件实现。

实现各功能的程序、表格、文件等信息也可置于存储器、硬盘、SSD（Solid State Drive）等记录装置、或者、IC卡、SD卡、DVD等记录介质中。

此外，考虑到说明需要而表示控制线和信息线，但产品中未必表示所有的控制线和信息线。也可认为实际上几乎所有的结构互相连接。

符号的说明

100   控制系统

101   第1处理装置

102   第2处理装置

116、126   比对电路

132   发送停止开关

135   开关控制电路

131   校验码连接电路

133   控制终端

301   校验码存储电路

302   校验码连接位置检测电路

801   校验码存储电路

802   校验码连接位置检测电路

1100  控制系统

1101  第1处理装置

1102  第2处理装置

1126  比对电路

1200  控制系统

1201  第1处理装置

1202  第2处理装置

1203  第3处理装置

1216、1227、1236  比对电路

1241、1242  发送停止开关

1243  开关控制电路

1245  校验码连接电路

1246  控制终端

Claims (12)

1.一种控制装置，其具有包括第1处理装置和第2处理装置的多个处理装置，

由上述多个处理装置执行相同的处理，通过对处理结果进行比对来探测误动作，

在探测到误动作时，停止发送由上述处理结果以及根据上述处理结果所生成的校验码所构成的数据，

该控制装置具备校验码连接电路，该校验码连接电路生成将上述第1处理装置所输出的处理结果和根据上述第2处理装置的处理结果所生成的校验码连接得到的数据并发送。

2.根据权利要求1所述的控制装置，其特征在于，

上述校验码连接电路具有用于保存一个以上的校验码的校验码存储电路，在包括上述第1处理装置的处理结果在内的输出的所预先确定的位置，连接被保存于上述校验码存储电路的校验码。

3.根据权利要求1所述的控制装置，其特征在于，

上述校验码连接电路具有用于保存一个以上的校验码和表示上述校验码的连接位置的信息的存储电路，基于在上述存储电路中保存的表示连接位置的信息，进行校验码的连接。

4.根据权利要求1所述的控制装置，其特征在于，

对于包括上述第1处理装置的处理结果的输出，附加与根据上述处理结果所生成的校验码不一致的错误的校验码，

上述校验码连接电路将上述错误的校验码置换为基于上述第2处理装置的处理结果所生成的校验码。

5.根据权利要求1所述的控制装置，其特征在于，

上述控制装置中，3个以上的处理装置相互地比对处理结果，上述校验码连接电路将在处理结果一致的两个处理装置的组合内的一方的处理装置的处理结果和基于另一方的处理装置的处理结果而生成的校验码连接。

6.一种控制系统，其包括控制装置和与上述控制装置连接的一个以上的控制终端，

上述控制装置具有包括第1处理装置和第2处理装置的多个处理装置，

由上述多个处理装置执行相同的处理，通过比对处理结果来探测误动作，

在探测到误动作时，停止发送由处理结果以及校验码构成的数据，

且该控制装置具备校验码连接电路，该校验码连接电路将上述第1处理装置所输出的处理结果和基于上述第2处理装置的处理结果所生成的校验码连接来生成上述数据并发送，

上述控制终端接收上述控制装置输出的上述数据，利用上述数据的校验码，执行上述数据的上述第1处理装置的处理结果的错误检测或者纠错。

7.根据权利要求6所述的控制系统，其特征在于，

上述校验码连接电路具有用于保存一个以上的校验码的校验码存储电路，在包括上述第1处理装置的处理结果在内的输出的所预先确定的位置，连接被保存于上述校验码存储电路的校验码。

8.根据权利要求6所述的控制系统，其特征在于，

上述校验码连接电路具有用于保存一个以上的校验码和表示上述校验码的连接位置的信息的存储电路，基于保存于上述存储电路的表示连接位置的信息进行校验码的连接。

9.根据权利要求6所述的控制系统，其特征在于，

对于包括上述第1处理装置的处理结果的输出，附加与根据上述处理结果生成的校验码不一致的错误的校验码，

上述校验码连接电路将上述错误的校验码置换为基于上述第2处理装置的处理结果所生成的校验码。

10.根据权利要求6所述的控制系统，其特征在于，

上述控制装置中，3个以上的处理装置相互地比对处理结果，上述校验码连接电路将在处理结果一致的两个处理装置的组合内的一方的处理装置的处理结果和基于另一方的处理装置的处理结果而生成的校验码连接。

11.一种数据生成方法，其特征在于，

通过对执行相同的处理得到的包括第1处理结果和第2处理结果在内的处理结果进行相互比对来探测误动作，

在探测到误动作时，停止发送由处理结果以及校验码构成的数据，

生成将上述第1处理结果和基于上述第2处理结果而生成的校验码连接得到的数据并发送。

12.根据权利要求11所述的数据生成方法，其特征在于，

相互比对3个以上的处理结果，在相一致的两个处理结果的组合中，将一方的处理结果和基于另一方的处理结果所生成的校验码连接。