CN103972103A - 增加光刻对准的栅极分离方法 - Google Patents

增加光刻对准的栅极分离方法 Download PDF

Info

Publication number
CN103972103A
CN103972103A CN201410174488.XA CN201410174488A CN103972103A CN 103972103 A CN103972103 A CN 103972103A CN 201410174488 A CN201410174488 A CN 201410174488A CN 103972103 A CN103972103 A CN 103972103A
Authority
CN
China
Prior art keywords
layer
grid
gate
fin
finished product
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410174488.XA
Other languages
English (en)
Other versions
CN103972103B (zh
Inventor
鲍宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201410174488.XA priority Critical patent/CN103972103B/zh
Publication of CN103972103A publication Critical patent/CN103972103A/zh
Application granted granted Critical
Publication of CN103972103B publication Critical patent/CN103972103B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen

Abstract

本发明公开了一种增加光刻对准的栅极分离方法,其包括:在鳍式场效晶体管中鳍顶端设置一保护层,并在设置保护层的鳍上设置有栅极层,并在所述栅极层上表面设置一牺牲层;对所述栅极层上表面设置的牺牲层进行化学机械研磨,并停止于所述鳍的顶端;在化学机械研磨后的牺牲层和栅极层的上表面形成一多晶硅层,并有选择地在栅极层中一栅极对应位置处的多晶硅层上表面形成一光阻;通过刻蚀工艺刻蚀掉所述光阻,并停止于对应位置处的多晶硅层;以及刻蚀掉所述栅极层中另一栅极上的多晶硅层,以裸露所述栅极层中另一栅极;以及去除所述栅极层之上剩余的牺牲层。本发明降低了自对准的难度。

Description

增加光刻对准的栅极分离方法
技术领域
本发明属于半导体技术领域,具体地说,涉及一种增加光刻对准的栅极分离方法。
背景技术
鳍式场效晶体管(FinField-effecttransistor,简称FinFET)是一种新的互补式金氧半导体(CMOS)晶体管。是对传统标准的Fet(晶体管—场效晶体管,Field-effecttransistor,FET)的改进。鳍式场效晶体管FinFET可以根据需要调节器件的阈值电压,进一步降低静态能耗(static powerconsumption)。
目前,鳍式场效晶体管FinFET包括三端FinFET(3terminal FinFet,简称3T-FinFet)、四端FinFET(4terminal FinFet,简称4T-FinFet)。图1为现有技术中3T-FinFet的简要结构示意图;如图1所示,其包括一个源极S101、一个漏极D102,以及一个栅极G103,共计三个端头。现有技术中3T-FinFet的等效电路示意图如图2所示。图3为现有技术中4T-FinFet的简要结构示意图;如图3所示,其包括一个源极S201、一个漏极D202,以及一个栅极G1203、另外一个栅极G2204,共计4个端头。现有技术中4T-FinFet的等效电路示意图如图4所示。
其中,对于4T-FinFet来说,为了得到两个栅极,现有技术提供了两种解决技术方案:第一种方式是利用化学机械研磨(chemical mechanicalpolishing,简称CMP)将鳍Fin300顶端的栅极研磨掉,其研磨前后的结构示意图,如图5和图6所示;第二种方式是增加一道光阻400,将鳍Fin300顶端的栅极刻蚀掉,刻蚀前后的结构示意图如图7和图8所示。
但是,利用上述工艺形成两个栅极时,如果栅极与源/漏区域之间存在有间隙的话,则器件工作时沟道就不能导通,因此,在栅极与源/漏区域之间需要设置了一定的重叠覆盖部分。但是,如果此重叠部分过大、使得栅-源之间和栅-漏之间的寄生电容增大,导致器件的高频特性变坏。所以,为了使器件能够导通,而又不致使器件的高频特性劣化,就要求栅-源之间或栅-漏之间的重叠部分尽量的小,即达到高精度的对准,即自对准。
但是,发明人在实现本发明的过程中发现,由于刻蚀或者研磨,容易造成结构的损伤,进一步很难准确保证在栅极与源/漏区域之间重叠覆盖部分,因此,导致自对准程度难以控制。
发明内容
本发明所要解决的技术问题是提供一种增加光刻对准的栅极分离方法及鳍式场效晶体管半成品结构,用以解决现有技术中由于刻蚀或者研磨容易造成结构的损伤,导致自对准程度难以控制。
为了解决上述技术问题,本发明提供了一种增加光刻对准的栅极分离方法,其包括:
在鳍式场效晶体管中鳍顶端设置一保护层,并在设置保护层的鳍上设置有栅极层,并在所述栅极层上表面设置一牺牲层;
对所述栅极层上表面设置的牺牲层进行化学机械研磨,并停止于所述鳍的顶端;
在化学机械研磨后的牺牲层和栅极层的上表面形成一多晶硅层,并有选择地在栅极层中一栅极对应位置处的多晶硅层上表面形成一光阻;
通过刻蚀工艺刻蚀掉所述光阻,并停止于对应位置处的多晶硅层;以及刻蚀掉所述栅极层中另一栅极上的多晶硅层,以裸露所述栅极层中另一栅极;
去除所述栅极层之上剩余的牺牲层。
为了解决上述技术问题,本发明提供了一种鳍式场效晶体管半成品结构,其包括:
栅极层;
保护层,位于鳍式场效晶体管的鳍上表面;
牺牲层,位于所述栅极层上表面。
根据权利要求4所述的方法,其特征在于,还包括多晶硅层,位于经化学机械研磨后的牺牲层上表面。
根据权利要求5所述的半成品结构,其特征在于,所述多晶硅层的关键尺寸小于栅极层中两个栅极之间的宽度。
优选地,在本发明的一实施例中,还包括一光阻,位于在栅极层中一栅极对应位置处的多晶硅层上表面。
优选地,在本发明的一实施例中,所述保护层的材料为SiN或SiON。
优选地,在本发明的一实施例中,所述牺牲层的材料为氧化物材料。
优选地,在本发明的一实施例中,所述栅极层中位于鳍两侧和顶端的材料不同。
与现有的方案相比,在分离栅极时,由于在前期结构中增加了牺牲层以及多晶硅层,可以准确的控制刻蚀的准确度,避免对结构的损伤,从而可以降低自对准的难度。
附图说明
图1为现有技术中3T‐FinFet的简要结构示意图;
图2为现有技术中3T‐FinFet的等效电路示意图;
图3为现有技术中4T‐FinFet的简要结构示意图;
图4为现有技术中4T‐FinFet的等效电路示意图;
图5和图6为现有技术中晶体管研磨前后的结构示意图;
图7和图8为现有技术中晶体管刻蚀前后的结构示意图;
图9为本发明实施例一增加光刻对准的栅极分离方法流程示意图;
图10为经步骤S901之后的晶体管半成品结构示意图;
图11为经步骤S902处理之后的晶体管半成品结构示意图;
图12为经步骤S903处理之后的晶体管半成品结构示意图;
图13为经步骤S904、步骤S905处理之后的晶体管半成品结构示意图;
图14为经步骤S906、S907处理之后的晶体管半成品结构示意图;
图15为经步骤S908处理之后的晶体管半成品结构示意图。
具体实施方式
以下将配合图式及实施例来详细说明本发明的实施方式,藉此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。
图9为本发明实施例一增加光刻对准的栅极分离方法流程示意图;如图9所示,本实施例中的具体技术方案可以包括:
步骤S901、在鳍式场效晶体管中鳍顶端设置一保护层;
图10为经步骤S901之后的晶体管半成品结构示意图;如图10所示,鳍1001和栅极层1002可形成于一埋置氧化层1000(buried oxide,简称BOX)的上表面,保护层图中未示出。换言之带有埋置氧化层BOX的晶圆不用做浅沟槽隔离(shallow trench isolation,简称STI)。本实施例只以只是埋置氧化层BOX为例,也可以使用体硅晶圆。
步骤S902、在设置保护层的鳍上设置一栅极层以及牺牲层;
图11为经步骤S902处理之后的晶体管半成品结构示意图;如图11所示,在栅极层1002上表面形成有一牺牲层1003,以防止在后续化学机械研磨过程中损伤到牺牲层1003下方的结构。具体地,可以通过沉积技术如化学气象沉积将氧化物材料乘积在保护层的上表面。
优选地,在本实施例中,具体的沉积工艺参数为:温度400-700C,压力300-600torr,TEOS流量1-5克/分钟,载气He流量10000-20000sccm,载气N2流量20000-35000sccm,反应气体O3流量20000-40000sccm。
步骤S903、对所述栅极层上表面设置的牺牲层进行化学机械研磨,并停止于所述鳍的顶端;
本实施例中,化学机械研磨的具体工艺参数为:转盘的转速在60-100rpm之间,研磨头的转速在80-120rpm之间。对所述研磨头中央区域施加1-5psi之间的下压力,边缘区域施加2-10psi之间的下压力,过研磨时间设置为主研磨时间的20%-50%,提供的研磨液的流量可以设置在100-500ml/min之间
图12为经步骤S903处理之后的晶体管半成品结构示意图;如图12所示,经过化学机械研磨,使设置牺牲层1003之后的结构表面平坦化,停止于所述鳍1001的顶端。
步骤S904、在化学机械研磨后的牺牲层和栅极层的上表面形成一多晶硅层。
本实施例中,所述多晶硅层的关键尺寸小于栅极层中两个栅极之间的宽度。具体地,在所述多晶硅层上还可以形成硬介质层(图中未示出),用于图形传递,其材料可以但不局限为SiN。
本实施例中,所述多晶硅层的关键尺寸小于栅极层中两个栅极之间的宽度,所谓关键尺寸(critical dimension,CD)一般是指100um以下的图形线宽或间隔,为表示图形位置之尺寸值。使得光刻对准的window(窗口)更大,不会因对准问题形成屋檐的结构。
步骤S905、有选择地在栅极层中一栅极对应位置处的多晶硅层上表面形成一光阻;
光阻图13为经步骤S904、步骤S905处理之后的晶体管半成品结构示意图;如图13所示,在化学机械研磨后的牺牲层1003和栅极层1002的上表面形成一多晶硅层1004。在栅极层中一栅极对应位置处的多晶硅层1004上表面形成一光阻1005(photo resist,简称PR)。
步骤S906、通过刻蚀工艺刻蚀掉所述光阻,并停止于对应位置处的多晶硅层;
本实施例中,具体可以通过干法刻蚀或者湿法刻蚀,刻蚀掉光阻1005。
步骤S907、刻蚀掉所述栅极层中另一栅极上的多晶硅层,以裸露所述栅极层中另一栅极;
本实施例中,具体的工艺可以是干法刻蚀。
图14为经步骤S906、S907处理之后的晶体管半成品结构示意图;如图14所示,光阻1005被刻蚀掉,与此同时保留了光阻1005上表面的多晶硅层1004,鳍1001中一栅极上的栅极层1002和多晶硅层1004被去除掉。
步骤S908、去除所述栅极层之上剩余的牺牲层。
本实施例中,可以通过湿法法刻蚀,去除掉剩余的牺牲层,其具体的工艺参数可以为:DHF50:1-500:1。
图15为经步骤S908处理之后的晶体管半成品结构示意图;如图15所示,保留了光阻1005上表面的多晶硅层1004的前提下,所有的牺牲层1003被去除,最终使得晶体管的两个栅极分开开来。
需要说明的是,在上述实施例中,所述保护层的材料可以但不局限于为SiN或SiON。所述牺牲层的材料可以但不局限于为氧化物材料。
需要说明的是,所述栅极层中位于鳍两侧和顶端的材料或不同。
上述说明示出并描述了本发明的若干优选实施例,但如前所述,应当理解本发明并非局限于本文所披露的形式,不应看作是对其他实施例的排除,而可用于各种其他组合、修改和环境,并能够在本文所述发明构想范围内,通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围,则都应在本发明所附权利要求的保护范围内。

Claims (10)

1.一种增加光刻对准的栅极分离方法,其特征在于,包括:
在鳍式场效晶体管中鳍顶端设置一保护层,并在设置保护层的鳍上设置有栅极层,并在所述栅极层上表面设置一牺牲层;
对所述栅极层上表面设置的牺牲层进行化学机械研磨,并停止于所述鳍的顶端;
在化学机械研磨后的牺牲层和栅极层的上表面形成一多晶硅层,并有选择地在栅极层中一栅极对应位置处的多晶硅层上表面形成一光阻;
通过刻蚀工艺刻蚀掉所述光阻,并停止于对应位置处的多晶硅层;以及刻蚀掉所述栅极层中另一栅极上的多晶硅层,以裸露所述栅极层中另一栅极;
去除所述栅极层之上剩余的牺牲层。
2.根据权利要求1所述的方法,其特征在于,所述保护层的材料为SiN或SiON。
3.根据权利要求1所述的方法,其特征在于,所述牺牲层的材料为氧化物材料。
4.一种鳍式场效晶体管半成品结构,其特征在于,包括:
栅极层;
保护层,位于鳍式场效晶体管的鳍上表面;
牺牲层,位于所述栅极层上表面。
5.根据权利要求4所述的方法,其特征在于,还包括多晶硅层,位于经化学机械研磨后的牺牲层上表面。
6.根据权利要求5所述的半成品结构,其特征在于,所述多晶硅层的关键尺寸小于栅极层中两个栅极之间的宽度。
7.根据权利要求5所述的半成品结构,其特征在于,还包括一光阻,位于在栅极层中一栅极对应位置处的多晶硅层上表面。
8.根据权利要求4所述的半成品结构,其特征在于,所述保护层的材料为SiN或SiON。
9.根据权利要求4所述的半成品结构,其特征在于,所述牺牲层的材料为氧化物材料。
10.根据权利要求4所述的半成品结构,其特征在于,所述栅极层中位于鳍两侧和顶端的材料不同。
CN201410174488.XA 2014-04-28 2014-04-28 增加光刻对准的栅极分离方法 Active CN103972103B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410174488.XA CN103972103B (zh) 2014-04-28 2014-04-28 增加光刻对准的栅极分离方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410174488.XA CN103972103B (zh) 2014-04-28 2014-04-28 增加光刻对准的栅极分离方法

Publications (2)

Publication Number Publication Date
CN103972103A true CN103972103A (zh) 2014-08-06
CN103972103B CN103972103B (zh) 2017-01-18

Family

ID=51241462

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410174488.XA Active CN103972103B (zh) 2014-04-28 2014-04-28 增加光刻对准的栅极分离方法

Country Status (1)

Country Link
CN (1) CN103972103B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409357A (zh) * 2014-11-28 2015-03-11 上海华力微电子有限公司 形成鳍式场效应晶体管的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985716A (en) * 1995-09-21 1999-11-16 Rohm Co., Ltd. Method for manufacturing a semiconductor device
CN101027772A (zh) * 2004-09-29 2007-08-29 英特尔公司 在相同工艺流程内被独立访问的双栅和三栅晶体管
US8426283B1 (en) * 2011-11-10 2013-04-23 United Microelectronics Corp. Method of fabricating a double-gate transistor and a tri-gate transistor on a common substrate
CN103177963A (zh) * 2011-12-21 2013-06-26 中芯国际集成电路制造(上海)有限公司 一种FinFET器件的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5985716A (en) * 1995-09-21 1999-11-16 Rohm Co., Ltd. Method for manufacturing a semiconductor device
CN101027772A (zh) * 2004-09-29 2007-08-29 英特尔公司 在相同工艺流程内被独立访问的双栅和三栅晶体管
US8426283B1 (en) * 2011-11-10 2013-04-23 United Microelectronics Corp. Method of fabricating a double-gate transistor and a tri-gate transistor on a common substrate
CN103177963A (zh) * 2011-12-21 2013-06-26 中芯国际集成电路制造(上海)有限公司 一种FinFET器件的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409357A (zh) * 2014-11-28 2015-03-11 上海华力微电子有限公司 形成鳍式场效应晶体管的方法
CN104409357B (zh) * 2014-11-28 2017-03-29 上海华力微电子有限公司 形成鳍式场效应晶体管的方法

Also Published As

Publication number Publication date
CN103972103B (zh) 2017-01-18

Similar Documents

Publication Publication Date Title
US10692777B2 (en) Semiconductor device
US9691897B2 (en) Three-dimensional semiconductor transistor with gate contact in active region
US9947773B2 (en) Semiconductor arrangement with substrate isolation
US9147612B2 (en) Method for forming a semiconductor structure
US20140191321A1 (en) Finfet with dielectric isolation by silicon-on-nothing and method of fabrication
US9263257B2 (en) Semiconductor device having fin-shaped structure and method for fabricating the same
US10290634B2 (en) Multiple threshold voltages using fin pitch and profile
US9129855B2 (en) Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US20160118473A1 (en) Non-planar schottky diode and method of fabrication
US20150380316A1 (en) Uniform exposed raised structures for non-planar semiconductor devices
US20180197981A1 (en) Method for fabricating semiconductor device
CN108807536A (zh) 制造鳍式场效晶体管的方法及半导体装置
US9076870B2 (en) Method for forming fin-shaped structure
US20140370668A1 (en) Method of making a transitor
CN105097434B (zh) 一种平坦化的工艺方法
CN103928348B (zh) 双栅极的分离方法
CN103928349B (zh) 鳍式场效晶体管中栅极的分离方法
US9385043B2 (en) Spacer enabled poly gate
US9721804B1 (en) Semiconductor device and method for fabricating the same
CN103972103A (zh) 增加光刻对准的栅极分离方法
CN104701151A (zh) 栅极的形成方法
CN103165435A (zh) 一种硅刻蚀工艺
CN109545676A (zh) 半导体器件栅极高度平坦化方法
CN103943484A (zh) 自对准的栅极分离方法
EP2423952B1 (en) Patterning a gate stack of a non-volatile memory (nvm) with simultaneous etch in non-nvm area

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant