CN103970946B - 测试结构及其版图生成方法 - Google Patents

Abstract

本发明提供了一种测试结构，包括衬底以及所述衬底上的n×m个阵列的子MOS结构，每一所述子MOS结构包括栅极以及有源区；第i行、第j列的所述子MOS结构还包括栅极通孔以及有源区通孔；n≥3，m≥3，1＜i＜n，1＜j＜m，n、m、i、j均为正整数。本发明还提供一种测试结构的版图生成方法。在所述测试结构中，第i行、第j列的所述子MOS结构作为待测试的MOS管，其余的所述子MOS结构作为冗余MOS管，提高所述测试结构中的图形密度分布的均匀型，使得所述测试结构在制备过程中，避免受化学机械研磨和刻蚀等工艺的影响大，从而提高可靠性测试的结果的准确度。

Description

测试结构及其版图生成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种测试结构及其版图生成方法。

背景技术

随着CMOS半导体制造技术工艺特征尺寸缩小，为满足功能和高成品率的要求，需针对工艺波动进行工艺监控。目前，最常用的方法及时电性测试，因此，需要制备专门的测试结构，以进行工艺监控。

在现有技术中，MOS管的测试结构中的图形密度分布不均匀，使得MOS管的测试结构在制备过程中，受化学机械研磨和刻蚀等工艺的影响较大，从而使得电性测试的结果不准确；并且，现有的测试结构的版图中的每一个图形(patten)均为版图设计人员手工绘制出来的，图形间的形状和尺寸存在差异，从而进一步影响电性测试的结果。

发明内容

本发明的目的在于提供一种测试结构及其版图生成方法，提高电性测试的准确性。

为解决上述技术问题，本发明提供一种测试结构，包括衬底以及所述衬底上的n×m个阵列的子MOS结构，每一所述子MOS结构包括：

有源区，设置于所述衬底上；

栅极，设置于所述有源区上；

其中，第i行、第j列的所述子MOS结构还包括：

栅极通孔，设置于所述栅极上；

有源区通孔，设置于所述有源区上；

n≥3，m≥3，1＜i＜n，1＜j＜m，n、m、i、j均为正整数。

进一步的，在所述测试结构中，所述栅极的宽度为Wg，所述栅极的长度为Lg，所述有源区的宽度为Wa，所述有源区的长度为La，所述测试结构遵循通孔工艺固定尺寸，Wa＞Wg，La＜Lg，所述栅极通孔的尺寸为所述通孔工艺固定尺寸，所述有源区通孔的尺寸为所述通孔工艺固定尺寸。

进一步的，在所述测试结构中，每一所述子MOS结构还包括：

两个冗余栅极，设置于所述有源区上，所述栅极的两侧分别各排列一个所述冗余栅极。

进一步的，在所述测试结构中，所述冗余栅极的宽度为Wdg，所述冗余栅极的长度为Ldg，Wa＞Wdg，La＜Ldg。

进一步的，在所述测试结构中，n为奇数，i＝(n+1)/2；n为偶数，i＝n/2或i＝n/2+1。

进一步的，在所述测试结构中，m为奇数，j＝(m+1)/2；m为偶数，j＝m/2或j＝m/2+1。

根据本发明的另一面，本发明还提供一种所述测试结构的版图生成方法，包括：

在一阵列键入模块中键入子MOS结构的阵列数量为n×m；

一阵列计算模块根据n以及1＜i＜n计算得到i的值，并根据m以及1＜j＜m计算得到j的值。

进一步的，在所述测试结构的版图生成方法中，还包括：

在一栅极键入模块中键入所述栅极的宽度为Wg和所述有源区的长度为La；

一栅极计算模块根据Wg以及Wa＞Wg计算得到Wa的值，并根据La以及La＜Lg计算得到Lg的值，Wa为所述有源区的宽度，Lg为所述栅极的长度；

一工艺固定参数模块中存储有所述测试结构遵循的通孔工艺固定尺寸，一通孔设计模块将所述栅极通孔的尺寸设置为所述通孔工艺固定尺寸，并将所述有源区通孔的尺寸设置为所述通孔工艺固定尺寸。

进一步的，在所述测试结构的版图生成方法中，每一所述子MOS结构还包括两个冗余栅极，设置于所述有源区上，所述栅极的两侧分别各排列一个所述冗余栅极；所述的测试结构的版图生成方法还包括：

一冗余栅极设置模块在所述栅极的两侧分别设置一个所述冗余栅极，所述冗余栅极到所述栅极的距离为预设固定值。

进一步的，在所述测试结构的版图生成方法中，所述冗余栅极设置模块根据Wg计算得到Wdg的值，并根据La和La＜Ldg计算得到Ldg的值，Wdg为所述冗余栅极的宽度，Ldg为所述冗余栅极的长度。

进一步的，在所述测试结构的版图生成方法中，所述阵列计算模块判断n为奇数，则所述阵列计算模块根据i＝(n+1)/2计算得到i的值；所述阵列计算模块判断n为偶数，则所述阵列计算模块根据i＝n/2或i＝n/2+1计算得到i的值。

进一步的，在所述测试结构的版图生成方法中，所述阵列计算模块判断m为奇数，则所述阵列计算模块根据j＝(m+1)/2计算得到j的值；所述阵列计算模块判断m为偶数，则所述阵列计算模块根据j＝m/2或j＝m/2+1计算得到j的值。

与现有技术相比，本发明提供的测试结构及其版图生成方法具有以下优点：

1.在本发明提供的测试结构中，所述测试结构包括衬底以及所述衬底上的n×m个阵列的子MOS结构，每一所述子MOS结构包括：栅极，设置于所述有源区上；有源区，设置于所述有源区上；其中，第i行、第j列的所述子MOS结构还包括：栅极通孔，设置于所述栅极上；有源区通孔，设置于所述有源区上；n≥3，m≥3，1＜i＜n，1＜j＜m，n、m、i、j均为正整数，与现有技术相比，第i行、第j列的所述子MOS结构作为待测试的MOS管，其余的所述子MOS结构作为冗余MOS管，提高所述测试结构周围的图形密度分布的均匀性，使得所述测试结构在制备过程中，避免受化学机械研磨和刻蚀等工艺的影响大，从而提高电性测试的结果的准确度。

2.在本发明提供的测试结构的版图生成方法中，包括：在一阵列键入模块中键入子MOS结构的阵列数量为n×m；一阵列计算模块根据n以及1＜i＜n计算得到i的值，并根据m以及1＜j＜m计算得到j的值，与现有技术相比，所述测试结构根据特定的规则自动生成，避免手工绘制过程中存在的图形间的形状和尺寸的差异，从而进一步提高电性测试的结果。

附图说明

图1是本发明一实施例的测试结构示意图；

图2是本发明一实施例的测试结构的版图生成方法的流程图。

具体实施方式

下面将结合示意图对本发明的测试结构及其版图生成方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种测试结构中，所述测试结构包括衬底以及所述衬底上的n×m个阵列的子MOS结构，每一所述子MOS结构包括：有源区，设置于所述衬底上；栅极，设置于所述有源区上；其中，第i行、第j列的所述子MOS结构还包括：栅极通孔，设置于所述栅极上；有源区通孔，设置于所述有源区上；n≥3，m≥3，1＜i＜n，1＜j＜m，n、m、i、j均为正整数。其中，第i行、第j列的所述子MOS结构作为待测试的MOS管，其余的所述子MOS结构作为冗余MOS管，提高所述测试结构周围的图形密度分布的均匀型，使得所述测试结构在制备过程中，避免受化学机械研磨和刻蚀等工艺的影响大，从而提高电性测试结果的准确度。

根据本发明的核心思想，本发明还提供一种测试结构的版图生成方法，包括以下步骤：

步骤S11：在一阵列键入模块中键入子MOS结构的阵列数量为n×m；

步骤S12：一阵列计算模块根据n以及1＜i＜n计算得到i的值，并根据m以及1＜j＜m计算得到j的值。

所述测试结构根据特定的规则自动生成，避免手工绘制过程中存在的图形间的形状和尺寸的差异，从而进一步提高电性测试结果的准确性。

以下列举本发明的几个实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其它通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。

以下结合图1说明本实施例中的测试结构。如图1所述，所述测试结构包括衬底100以及所述衬底100上的n×m个阵列的子MOS结构200，其中，所述衬底100还可以包括阱区110和注入区120等。

每一所述子MOS结构200包括栅极210以及有源区220，其中，所述栅极210设置于所述有源区220上，所述有源区220设置于所述衬底100中。所述栅极200的宽度为Wg，所述栅极200的长度为Lg，所述有源区220的宽度为Wa，所述有源区220的长度为La，所述测试结构遵循通孔工艺固定尺寸(即在特定的工艺中，如90nm节点的工艺，所述测试中的通孔的特征尺寸为某个预定值，此为本领域的技术人员可以理解的)，Wa＞Wg，La＜Lg，所述栅极通孔310的尺寸为所述通孔工艺固定尺寸，所述有源区通孔230的尺寸为所述通孔工艺固定尺寸。

较佳的，每一所述子MOS结构200还包括两个冗余栅极230，所述冗余栅极230设置于所述有源区220上，所述栅极210的两侧分别各排列一个所述冗余栅极220，在所述测试结构的制备过程中，所述冗余栅极230的设置有利于提高所述栅极210的制备的可靠性。所述冗余栅极230的宽度为Wdg，所述冗余栅极230的长度为Ldg，Wa＞Wdg，La＜Ldg。

其中，第i行、第j列的所述子MOS结构200作为待测试的MOS管，所以还包括栅极通孔310和有源区通孔320，所述栅极通孔310设置于所述栅极310上，在所述测试结构进行测试时，所述栅极通孔310用于向所述栅极310通电。所述有源区通孔320设置于所述有源区220上，在所述测试结构进行测试时，所述有源区通孔320用于向所述有源区220通电。

其中，n≥3，m≥3，1＜i＜n，1＜j＜m，n、m、i、j均为正整数。较佳的，待测试的MOS管为阵列中心部位的所述子MOS结构200，当n为奇数时，i＝(n+1)/2，例如，所述阵列共有7行，i＝4；当n为偶数时，i＝n/2或i＝n/2+1，例如，所述阵列共有8行，i＝4或i＝5。当m为奇数时，j＝(m+1)/2，例如，所述阵列共有9列，i＝5；m为偶数，j＝m/2或j＝m/2+1，例如，所述阵列共有10列，i＝5或i＝6。

另外，所述测试结构还可以包括体区130以及体区通孔330，此为本领域的技术人员可以理解的，在此不作赘述。

当所述测试结构进行测试时，第i行、第j列的所述子MOS结构200作为待测试的MOS管，其余的所述子MOS结构200作为冗余MOS管，提高所述测试结构中的图形密度分布的均匀型，使得所述测试结构在制备过程中，避免受化学机械研磨和刻蚀等工艺的影响大，从而提高电性测试结果的准确度。

以下参考图2具体说明本发明的测试结构的版图生成方法。

首先，进行步骤S11，在一阵列键入模块中键入子MOS结构200的阵列数量为n×m，

接着，进行步骤S12，一阵列计算模块根据n以及1＜i＜n计算得到i的值，并根据m以及1＜j＜m计算得到j的值。

优选的，所述阵列计算模块判断n为奇数，则所述阵列计算模块根据i＝(n+1)/2计算得到i的值；所述阵列计算模块判断n为偶数，则所述阵列计算模块根据i＝n/2或i＝n/2+1计算得到i的值。所述阵列计算模块判断m为奇数，则所述阵列计算模块根据j＝(m+1)/2计算得到j的值；所述阵列计算模块判断m为偶数，则所述阵列计算模块根据j＝m/2或j＝m/2+1计算得到j的值。

此外，在本实施例中，在一栅极键入模块中键入所述栅极210的宽度为Wg和所述有源区220的长度为La，一栅极计算模块根据Wg以及Wa＞Wg计算得到Wa的值，并根据La以及La＜Lg计算得到Lg的值，Wa为所述有源区220的宽度，Lg为所述栅极210的长度。一工艺固定参数模块中存储有所述测试结构遵循的通孔工艺固定尺寸，一通孔设计模块将所述栅极通孔310的尺寸设置为所述通孔工艺固定尺寸，并将所述有源区通孔320的尺寸设置为所述通孔工艺固定尺寸。

一冗余栅极设置模块在所述栅极210的两侧分别设置一个所述冗余栅极230。所述冗余栅极设置模块根据Wa和Wa＞Wdg计算得到Wdg的值，并根据Ldg和La＜Ldg计算得到Wdg的值，Wdg为所述冗余栅极220的宽度，Ldg为所述冗余栅极220的长度。

此外，所述测试结构的版图生成方法还包括键入所述有源区220的深度、注入区120的尺寸、阱区110的尺寸、相邻的所述子MOS结构200之间的距离等等，此为本领域的技术人员可以理解的，在此不作赘述。

此外，所述测试结构的版图生成方法还包括计算所述有源区通孔320到冗余栅极230的距离、所述有源区通孔320到栅极310的距离，一般的，上述两个距离相等。所述冗余栅极230到栅极310的距离大于所述有源区通孔320的尺寸。

综上所述，本发明提供一种测试结构及其版图生成方法，与现有技术相比，本发明具有以下优点：

1.在本发明提供的测试结构中，所述测试结构包括衬底以及所述衬底上的n×m个阵列的子MOS结构，每一所述子MOS结构包括：有源区，设置于所述衬底上；栅极，设置于所述有源区上；其中，第i行、第j列的所述子MOS结构还包括：栅极通孔，设置于所述栅极上；有源区通孔，设置于所述有源区上；n≥3，m≥3，1＜i＜n，1＜j＜m，n、m、i、j均为正整数，与现有技术相比，第i行、第j列的所述子MOS结构作为待测试的MOS管，其余的所述子MOS结构作为冗余MOS管，提高所述测试结构周围的图形密度分布的均匀型，使得所述测试结构在制备过程中，避免受化学机械研磨和刻蚀等工艺的影响大，从而提高可靠性测试的结果的准确度。

2.在本发明提供的测试结构的版图生成方法中，包括：在一阵列键入模块中键入子MOS结构的阵列数量为n×m；一阵列计算模块根据n以及1＜i＜n计算得到i的值，并根据m以及1＜j＜m计算得到j的值，与现有技术相比，所述测试结构根据特定的规则自动生成，避免手工绘制过程中存在的图形间的形状和尺寸的差异，从而进一步提高可靠性测试的结果。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种测试结构，其特征在于，包括衬底以及所述衬底上的n×m个阵列的子MOS结构，每一所述子MOS结构包括：

有源区，设置于所述衬底上；

栅极，设置于所述有源区上；

其中，第i行、第j列的所述子MOS结构还包括：

栅极通孔，设置于所述栅极上；

有源区通孔，设置于所述有源区上；

第i行、第j列的所述子MOS结构作为待测试的MOS管，其余的所述子MOS结构作为冗余MOS管；

n≥3，m≥3，1＜i＜n，1＜j＜m，n、m、i、j均为正整数。

2.如权利要求1所述的测试结构，其特征在于，所述栅极的宽度为Wg，所述栅极的长度为Lg，所述有源区的宽度为Wa，所述有源区的长度为La，所述测试结构遵循通孔工艺固定尺寸，Wa＞Wg，La＜Lg，所述栅极通孔的尺寸为所述通孔工艺固定尺寸，所述有源区通孔的尺寸为所述通孔工艺固定尺寸。

3.如权利要求2所述的测试结构，其特征在于，每一所述子MOS结构还包括：

两个冗余栅极，设置于所述有源区上，所述栅极的两侧分别各排列一个所述冗余栅极。

4.如权利要求3所述的测试结构，其特征在于，所述冗余栅极的宽度为Wdg，所述冗余栅极的长度为Ldg，Wa＞Wdg，La＜Ldg。

5.如权利要求1所述的测试结构，其特征在于，n为奇数，i＝(n+1)/2；n为偶数，i＝n/2或i＝n/2+1。

6.如权利要求1所述的测试结构，其特征在于，m为奇数，j＝(m+1)/2；m为偶数，j＝m/2或j＝m/2+1。

7.一种如权利要求1所述的测试结构的版图生成方法，其特征在于，包括：

在一阵列键入模块中键入子MOS结构的阵列数量为n×m；

一阵列计算模块根据n以及1＜i＜n计算得到i的值，并根据m以及1＜j＜m计算得到j的值。

8.如权利要求7所述的测试结构的版图生成方法，其特征在于，

在一栅极键入模块中键入所述栅极的宽度为Wg和所述有源区的长度为La；

一栅极计算模块根据Wg以及Wa＞Wg计算得到Wa的值，并根据La以及La＜Lg计算得到Lg的值，Wa为所述有源区的宽度，Lg为所述栅极的长度；

一工艺固定参数模块中存储有所述测试结构遵循的通孔工艺固定尺寸，一通孔设计模块将所述栅极通孔的尺寸设置为所述通孔工艺固定尺寸，并将所述有源区通孔的尺寸设置为所述通孔工艺固定尺寸。

9.如权利要求8所述的测试结构的版图生成方法，其特征在于，每一所述子MOS结构还包括两个冗余栅极，设置于所述有源区上，所述栅极的两侧分别各排列一个所述冗余栅极；所述的测试结构的版图生成方法还包括：

一冗余栅极设置模块在所述栅极的两侧分别设置一个所述冗余栅极，所述冗余栅极到所述栅极的距离为预设固定值。

10.如权利要求9所述的测试结构的版图生成方法，其特征在于，所述冗余栅极设置模块根据Wg计算得到Wdg的值，并根据Ldg和La＜Ldg计算得到Ldg的值，Wdg为所述冗余栅极的宽度，Ldg为所述冗余栅极的长度。

11.如权利要求7所述的测试结构的版图生成方法，其特征在于，所述阵列计算模块判断n为奇数，则所述阵列计算模块根据i＝(n+1)/2计算得到i的值；所述阵列计算模块判断n为偶数，则所述阵列计算模块根据i＝n/2或i＝n/2+1计算得到i的值。

12.如权利要求7所述的测试结构的版图生成方法，其特征在于，所述阵列计算模块判断m为奇数，则所述阵列计算模块根据j＝(m+1)/2计算得到j的值；所述阵列计算模块判断m为偶数，则所述阵列计算模块根据j＝m/2或j＝m/2+1计算得到j的值。