CN103943615A - 一种dram双芯片堆叠封装结构和封装方法 - Google Patents

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Abstract

本发明公开了一种DRAM双芯片堆叠封装结构和封装方法，两芯片中的一个直接倒装在基板上，另一个则贴装在前一个芯片上，所需要的工艺步骤减少，且倒装和键合的工艺难度都不高，整体的工艺难度降低，切不需要做焊点再分布，从而大大降低了封装成本。另一方面，工艺上的简单化，容易保证产品良率和生产效率。另外，该结构相比于既有的结构厚度减小，适用性更强。

Description

一种DRAM双芯片堆叠封装结构和封装方法
技术领域
本发明涉及一种DRAM（Dynamic Random Access Memory，动态随机存取存储器）双芯片堆叠封装结构和封装方法。
背景技术
当前对高容量、高带宽（Wide I/O）存储器DRAM芯片的市场需求迅猛增长。实现多存储器芯片堆叠封装，如多颗同质DRAM芯片的堆叠封装，可使已有的单颗DRAM芯片实现容量或带宽的倍增。
然而，DRAM芯片因为其独特的内部电路结构设计，使得封装pad（PCB（印刷电路板）中的焊盘）位置排布不同于传统芯片pad分布于四周的结构，即DRAM芯片封装pad分布在芯片中心两列的位置。
这种特殊结构的芯片要实现双芯片的堆叠封装，习知的有以下几种：
1.如图1所示：基板1a为中间开窗结构，两颗芯片，即图1中所示的芯片3a和芯片4a背靠背粘贴固定放置，其中芯片3a正面（有源面）朝下，通过穿过基板开窗结构的引线7a将芯片3a上的焊盘（pad）与基板1a上相应的焊点进行引线键合，从而形成芯片3a与封装基板1a的电气连接；芯片4a背面通过封装胶或膜与芯片3a的背面粘接，其正面朝上，并通过引线6a将芯片4a的焊盘与封装基板1a进行电气连接。然后通过封装体2a进行封装，并在基板上制作用于与外部器件连接的锡球8。
由于引线位置不同，此种DRAM双芯片封装结构需进行两次焊线工艺，且芯片4a焊线时，由于受芯片3a引线的影响，为避开引线7a的影响，工艺难度加大，治具设计较为复杂；且该封装基板上下表面需分别设计与两芯片互联的角仔，信号布线难度大，封装体的关键互联信号受影响的风险加大。
2.如图2所示的封装结构，其采用两芯片正面朝上，打长线的结构，参见图2中所示的引线6a。其第一芯片3b的背面通过封装胶膜与基板1b相粘接，第二芯片4b与第一芯片3b通过一种特殊的封装膜FOW相互粘接，两芯片都通过较长的引线6a键合到基板1b上，形成两芯片与基板的电气连接，然后进行封装体2b的封装，并制作锡球8a。
该封装结构采用长线工艺，且引线跨过芯片比较大，焊线难度较大，其次，由于受封装体整体厚度的影响，第一芯片3b上的焊线高度必须控制到很低，更加大其工艺难度，降低封装良率。
3.如图3所示的封装结构，也是习知的一种DRAM双芯片封装体，其解决了图2封装结构焊线工艺难度加大的问题，但同时大大增加的封装制造成本，因为芯片3c和芯片4c在封装前需要进行RDL（Redistribution Layer，重新分配层）工艺，目的是使位于两芯片中间的pad位置重新分布到芯片两侧，这样虽然降低焊线工艺的难度，但是所需的RDL工艺价格昂贵，使封装成本大大提高。图3中，1c表示基板，2c表示封装体，5c表示封装胶膜，6c表示引线，8c表示锡球。
4.如图4所示：是一种较新的DRAM双芯片封装结构，该结构的优点是：引线数较少，两芯片信号传输路径相差较小，信号传输能力强，但是很明显，该结构使用的两个基板，及基板1d和基板4d，加大了设计投入，并且引线7d连接基板4d和基板1d时，基板4d焊线下方镂空区域还需要添加垫块，否则焊线时基板7d容易变形晃动，使引线键合工艺无法进行。图4中，2d表示封装体，3d表示芯片，5d表示芯片，6d表示焊点，8d表示锡球。另外，倒装芯片的特点之一就在于厚度相对比较薄，增加一基板必然会使其整体厚度偏厚。
综上所述，为改进以上这些习知的双芯片DRAM封装结构的缺点，需要一种封装工艺简单，成本投入较低，设计复杂度不高，且可降低封装不良品，提高封装可靠性的一种新型DRAM双芯片封装体结构。
发明内容
有鉴于此，本发明的目的在于提供一种结构简练的DRAM双芯片堆叠封装结构，并提供一种该DRAM双芯片堆叠封装结构的封装方法。
依据较佳的实施例，一种DRAM双芯片堆叠封装结构，包括：
基板，设有基板电路并具有第一面和与该第一面相对的第二面；
第一芯片，正面朝向基板而倒装于所述基板；
第二芯片，背面贴装于所述第一芯片的背面，并通过引线与所述基板键合；以及
封装体，用于将基板、第一芯片以及第二芯片封装为一体。
依据较佳的实施例，一种DRAM双芯片堆叠封装结构的封装方法，其包括以下步骤：
1）将第一芯片正面相对于基板的第一面而采用倒装工艺倒装在基板的第一面上；
2）以第一芯片的反面为贴装面，以第二芯片的背面为被贴装面将第二芯片贴装在第一芯片上；
3）使用引线键合第二芯片与基板；
4）将引线键合后的基板和装在该基板上的第一芯片、第二芯片包覆。
依据较佳的实施例，用于DRAM双芯片的封装，两芯片中的一个直接倒装在基板上，另一个则贴装在前一个芯片上，所需要的工艺步骤减少，且倒装和键合的工艺难度都不高，整体的工艺难度降低，切不需要做焊点再分布，从而大大降低了封装成本。另一方面，工艺上的简单化，容易保证产品良率和生产效率。另外，该结构相比于既有的结构厚度减小，适用性更强。
附图说明
图1-图4为四种习知的DRAM双芯片封装结构示意图。
图5为依据本发明的一种DRAM双芯片封装结构示意图。
具体实施方式
一般而言，习知的四种DRAM双芯片封装体结构都可实现双芯片的堆叠封装，但是具体来看：图1所示的封装结构，两芯片3a和4a与基板1a的接口设置于基板1a的两个面上，增加了基板电路布线设计的难度，其焊线7a设于基板1a下表面，影响芯片4a上的焊线6a，封装工艺难度也加大；图2所示的封装结构，两芯片设于基板同一面，引线6a从芯片中间的焊盘点引出，导致引线6a超长，其跨过芯片3b和4b的比例也较大，焊线工艺难度加大；图3所示的封装结构，将芯片3c和4c的焊盘点通过再布线方式引到芯片两边，虽然减小了焊线难度，但是再布线技术成本投入很大；图4所示的一种较新的封装结构，其工艺步骤复杂，需要设计两个基板，工艺上经过两次倒装工艺，一次焊线工艺，且上基板焊线处下面未加垫块，焊线工艺不易实现。
下面将结合本发明实施例中的附图，对本发明实施例中的原理和特征进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护范围内。
依据本发明的实施例，如图5所示一种新型DRAM封装体结构中，包括一基板1，两个芯片-第一芯片3和第二芯片5，一封装层2。
其中关于所述基板1，具有基板电路，其基板电路布线设计一般为两层，其具有上下两面，图5中基板1的上面为正面，用于与第一芯片3和第二芯片5的电气连接，下面为反面，也成为背面，用于与外界PCB板进行电气连接。
在产品结构上，两芯片中的第一芯片3，直接采用倒装工艺安装在基板1的第一面，即图5中所似的上面。
倒装芯片（FC，Flip Chip）是一种使用工艺限定的封装结构，是一种把芯片电极与沉底（基板）连接起来的工艺方法，在文中称为倒装工艺，或者说倒装。具体是，在芯片的有源面，也就是正面上的电极做成凸点，使芯片倒装，把这些凸点与衬底的点击连接在一起，如图5中所似的倒装凸点7，藉由倒装凸点7实现第一芯片3与基板1的电气连接。
两芯片种的第一芯片3背面朝上，第二芯片5的背面朝下，两芯片背靠背放置，通过封装胶或膜进行粘接固定而实现贴装。
其中，封装胶是指可以将某些元器件（如电子行业的电阻电容法线路板等）进行密封、包封或灌封的一类电子胶水或粘合剂，灌封后可以起到防水、防潮、防震、防尘、防水、散热、保密等作用。
常见的封装胶主要包括环氧类封装胶、有机硅类封装胶、聚氨酯封装胶以及紫外线光固化封装胶等。封装胶的颜色可以是透明无色的，也可以根据需要做出几乎任意颜色。
环氧类封装胶：一般都是刚性硬质的，大部分为双组份需要调和后使用，少部分单组份的需要加温才能固化。
有机硅类封装胶几乎都是软质弹性的，与环氧相同，其中大部分为双组份需要调和后使用，少部分单组份的需要加温才能固化。
关于膜，最好采用DAF（Die attach film）膜，也可以采用其他的用于堆叠封装的膜，如Ag Paste，前者能够实现更好的贴装，对中性非常好。
芯片组第二芯片5正面朝上，通过引线6键合方式与基板上表面相应连接点进行电气连接。
键合（Wire Bonding，也称打线、绑定、丝焊或者压焊），是指使用金属丝(金线、铝线等)，利用热压或超声能源，完成微电子器件中固态电路内部互连接线的连接，即芯片与电路或引线框架之间的连接。 常见于表面封装工艺，如COB工艺。
关于键合，可以采用：
1、热超声/金丝球焊
该工艺利用加热温度和超声能量使被压紧在一起的两种金属界面间形成焊接键合。目前90%以上的半导体封装技术采用该工艺。
2、超声楔焊
利用超声能量作用于压紧在一起的两种金属间形成键合
3、热压焊
利用加热及压紧力形成键合。该技术1957年在贝尔实验室被使用，是最早的封装工艺技术，但现在已很少在用。
两芯片在基板1上安装完成形成的总成由封装层2进行包覆，保护其不受外界环境影响，并且提高整体的结构强度。
在图5所示的结构中，由第一芯片3倒装于基板1而形成的倒装结构在第一芯片3与基板1间由倒装凸点7支撑而形成填充间隙；
所述封装体2包含用于填充所述填充间隙的部分。
依据上述结构形成的封装结构，填充的封装料形成有效的面支撑结构，降低单纯的倒装凸点所受到的应力，从而进一步提高了产品的良率和抗击机械冲击的能力。
基板下表面设有锡球凸点8，由锡球凸点8将基板1的信号引出。
如上所述，此种DRAM双芯片封装结构简单，与习知的四种DRAM双芯片堆叠封装结构相比，简化了基板电路布线设计，封装流程步骤减少，封装工艺难度降低，不需做焊点再分布工艺也大大降低了封装成本，同时，该新型DRAM双芯片堆叠封装的封装效率相应提高，不良品率也大大降低。
当前倒装芯片是所有封装结构中尺寸最小的，因而满足当前对芯片轻薄要求较高的技术要求。
下面进行DRAM双芯片堆叠封装的工艺描述：
首先对要贴装的第一芯片3进行倒装凸点7的制作，倒装芯片的连接介质即为倒装凸点7，从而成为倒装芯片的关键点。
倒装凸点最好采用网版印刷相关联的凸点制作方法，技术成熟，对应的凸点可以选择焊料凸点，也可以选用聚合物凸点。
其中焊料凸点早期采用PbSn焊料，一般有高熔点铅焊料（90Pb/10Sn，熔点在314摄氏度到320摄氏度）和低熔点焊料（37Pb/63Sn，熔点183摄氏度）两种。
焊料凸点的基本结构特点是其凸点具有半球形结构，图中表示为球形，以便于观察，半球形结构具有自动对准定位性能。
聚合物凸点则是无毒材料，避免含铅材料所产生的毒性对操作人员的影响，以及后期的有毒有害物质的处理。
聚合物凸点特点是工艺温度低，一般低于160摄氏度，由于工艺温度低，从而对基板的要求也低，可以采用低成本的基板。
关于凸点的制作，在一些实施例中可以采用置焊料球/模板印刷凸点的方法，工艺比较简单，成本很低。
网版印刷工艺参与的再流倒装焊则是专门针对Pb/Sn焊料凸点进行再流焊接，又称C4技术。回流焊时，焊球熔化从而具有自对准作用，因为对贴装精度要求较低。
通过倒装芯片将第一芯片3安装在基板1上，那么第一芯片1的背面朝上，形成贴装面。
在图5所示的结构中，进而就可以进行第二芯片5在第一芯片背面上的贴装，两芯片对正贴装即可，其中，第二芯片的有源面或者说正面朝上，用于打线。
进而进行第二芯片与基板的键合，形成如图5所示的引线6。
最后进行封装。
在进一步的处理中，还可以对基板的另一面进行植球，形成如图5所示的锡球8，以用于与外部设备的连接。
在图5所示的结构中，第一芯片3与基板1之间留有空隙，用于封装料的填充，从而形成稳定的支撑结构。

Claims (10)

1.一种DRAM双芯片堆叠封装结构，其特征在于，包括：
基板（1），设有基板电路并具有第一面和与该第一面相对的第二面；
第一芯片（3），正面朝向基板（1）而倒装于所述基板（1）；
第二芯片（5），背面贴装于所述第一芯片的背面，并通过引线（6）与所述基板（1）键合；以及
封装体（2），用于将基板（1）、第一芯片（3）以及第二芯片（5）封装为一体。
2.根据权利要求1所述的DRAM双芯片堆叠封装结构，其特征在于，第二芯片（5）与第一芯片（3）之间通过封装胶或者DAF膜（4）相粘接。
3.根据权利要求1或2所述的DRAM双芯片堆叠封装结构，其特征在于，由第一芯片（3）倒装于基板（1）而形成的倒装结构在第一芯片（3）与基板（1）间由倒装凸点（7）支撑而形成填充间隙；
所述封装体（2）包含用于填充所述填充间隙的部分。
4.根据权利要求3所述的DRAM双芯片堆叠封装结构，其特征在于，所述倒装凸点（7）为焊料凸点。
5.根据权利要求1或2所述的DRAM双芯片堆叠封装结构，其特征在于，在第二面上设有用于固定锡球（8）的圆形焊盘。
6.根据权利要求1或2所述的DRAM双芯片堆叠封装结构，其特征在于，所述基板为双层基板。
7.一种DRAM双芯片堆叠封装结构的封装方法，其特征在于，包括以下步骤：
1）将第一芯片正面相对于基板的第一面而采用倒装工艺倒装在基板的第一面上；
2）以第一芯片的反面为贴装面，以第二芯片的背面为被贴装面将第二芯片贴装在第一芯片上；
3）使用引线键合第二芯片与基板；
4）将引线键合后的基板和装在该基板上的第一芯片、第二芯片包覆。
8.根据权利要求7所述的DRAM双芯片堆叠封装结构的封装方法，其特征在于，第一芯片与第二芯片通过封装胶或者DAF膜进行粘结。
9.根据权利要求7或8所述的DRAM双芯片堆叠封装结构的封装方法，其特征在于，在第一芯片与基板进行倒装时，两者之间留有填充间隙，并在包覆时，使用填充料填充该填充间隙。
10.根据权利要求7或8所述的DRAM双芯片堆叠封装结构的封装方法，其特征在于，倒装工艺采用网版印刷工艺成型倒装凸点后的再流倒装焊。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110242877A (zh) * 2019-04-12 2019-09-17 华芯半导体研究中心(广州)有限公司 一种高散热大功率led灯珠及其制作方法
WO2024031848A1 (zh) * 2022-08-08 2024-02-15 长鑫存储技术有限公司 三维堆叠封装结构及其形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110242877A (zh) * 2019-04-12 2019-09-17 华芯半导体研究中心(广州)有限公司 一种高散热大功率led灯珠及其制作方法
WO2024031848A1 (zh) * 2022-08-08 2024-02-15 长鑫存储技术有限公司 三维堆叠封装结构及其形成方法

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