CN103943526A - 制造和测试芯片封装的方法 - Google Patents

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Abstract

描述了一种生产和测试芯片封装的方法。要生产的芯片封装包括包含集成电路的半导体芯片和被附着到半导体芯片的加强结构。此外，该芯片封装具有下主面和与下主面相对的上主面，其中，所述下主面至少部分地由半导体芯片的暴露表面形成，并且上主面由芯片封装的外部端子焊盘被布置在其上的加强结构的端子表面形成。在生产之后，使封装经受封装级老化测试。

Description

制造和测试芯片封装的方法
技术领域
本发明涉及电子器件，并且更具体地涉及集成电路半导体芯片的制造和测试技术。
背景技术
半导体器件制造商不断地力求提高其产品的性能，同时降低其制造成本。裸管芯产品允许小的外形因数和用于客户的高灵活性。然而，裸管芯的处理由于其对外部冲击的敏感性和涉及到的小的外形因数而比芯片封装的处理更加困难。特别地，裸管芯测试是困难的，并且某些类型的测试、诸如例如老化测试不适用于裸管芯。
附图说明
包括附图是为了提供对实施例的进一步理解，并且其被结合在本说明书中并构成其一部分。附图图示出实施例并连同描述一起用于解释实施例的原理。将很容易认识到其他实施例和实施例的许多预期优点，因为通过参考以下详细描述，其将被更好地理解。附图的元件不一定是彼此按比例的。相同的参考标号指定相应的类似部分。
图1示出了根据一个实施例的生产和测试芯片封装的过程流程；
图2示出了根据一个实施例的生产芯片封装的过程流程；
图3示出了根据一个实施例的用于将加强结构附着于半导体芯片的过程流程；
图4示出了根据一个实施例的生产和测试芯片封装的过程流程；
图5A是示意性地图示出根据一个实施例的芯片封装100的截面图；
图5B是示意性地图示出根据一个实施例的芯片封装200的截面图；
图6是插入老化测试插座中以便在封装级执行老化测试的示例性芯片封装的截面图；
图7是插入测试插座中以便在封装级执行功能测试的示例性芯片封装的截面图；
图8图示出示例性芯片封装的端子表面的布局的示例；
图9A图示出图8的示例性芯片封装的端子表面的布局的示例；
图9B图示出图9A的示例性芯片封装的端子表面的布局的细节；以及
图10图示出通过引线接合安装在应用板上的芯片封装的示例。
具体实施方式
现在参考附图来描述各方面和实施例，其中，一般地自始至终利用相同的参考标号来指代相似的元件。在以下详细描述中，出于说明的目的，阐述了许多特定细节以便提供对实施例的一个和多个方面的透彻理解。然而，对于本领域的技术人员而言可能显而易见的是，可以用较小程度的特定细节来实施实施例的一个或多个方面。在其他实例中，以示意性形式示出了已知结构和元件以便促进描述实施例的一个或多个方面。因此，不应以限制性意义来理解以下描述，并且由所附权利要求来定义范围。还应注意的是，图中的各种层、片材、芯片或基板的表示不一定是按比例的。
在以下描述中，对构成其一部分的附图进行参考，并且在附图中以例证的方式示出其中可以实践本发明的特定实施例。在这方面，参考正在描述的图的取向来使用方向术语，诸如，例如“上”、“下”、“顶部”、“底部”、“左侧”、“右侧”、“正面”、“背面”等。由于可以以许多不同的取向对实施例的部件进行定位，所以方向术语被用于例证的目的，并且绝不是限制性的。应理解的是，在不脱离本发明的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑上的改变。
应理解的是，可以将本文所述的各种示例性实施例的特征相互组合，除非具体地另外说明。
如在本说明书中所采用的，术语“耦合”和/或“电耦合”并不意图意指必须将元件直接耦合在一起；可在“被耦合”或“被电耦合”的元件之间提供中间元件。然而，术语“耦合”和/或“电耦合”的可能公开中的一种是在“被耦合”或“被电耦合”的元件之间没有中间元件的情况下的直接连接的公开。
本文所述的半导体芯片可以是不同类型的，可用不同的技术来制造，并且可包括例如集成电、电光或机电电路和/或无源装置。半导体芯片可包括集成电路，诸如，例如逻辑集成电路、控制电路、微处理器、存储器件等。半导体芯片不需要由诸如例如Si、SiC、SiGe、GaAs的特定的半导体材料制成，并且此外，可包含并非半导体的无机和/或有机材料，诸如例如绝缘体、塑料或金属。
该半导体芯片可具有芯片接触焊盘（或电极），其允许与被包括在半导体芯片中的集成电路进行电接触。该电极可包括被施加于半导体芯片的半导体材料的一个或多个电极金属层。该电极金属层可用任何期望的几何形状和任何期望的材料成分而被制造。所述电极金属层可例如采取覆盖一定面积的层的形式。可使用例如Cu、Ni、NiSn、Au、Ag、Pt、Pd的任何期望的金属以及这些金属中的一种或多种的合金作为材料。电极金属层不需要是同质的或仅由一种材料制成，也就是说，包含在电极金属层中的不同成分和浓度的材料是可能的。
下面描述包含一个或多个被封装的芯片的器件。该芯片封装包括半导体芯片和加强结构。加强结构可包括包含诸如例如结构化再分配层的电互连的封装基板。该电互连与芯片电极电接触。此外，加强结构，或者更具体地为封装基板，可包括芯片封装的端子焊盘。该芯片封装的端子焊盘经由电互连而被电连接到集成电路。因此，该电互连可充当将芯片封装的端子焊盘耦合到芯片电极的电重新布线结构。
该封装基板可包括聚合物材料或陶瓷或者由其制成。例如，封装基板可包括涂有结构化金属箔层的聚合物材料的至少一个绝缘层。该结构化金属箔层可以是被附着到绝缘层的电再分配层。绝缘层可以基于环氧树脂、聚四氟乙烯（polythetrafluoroethylene）、芳族聚酰胺纤维或碳纤维而被制成，并且可包括加强部件，诸如纤维垫，例如玻璃或碳纤维。举例来说，此类封装基板可以是单层PCB（印刷电路板）或多层PCB。可以通过晶片级的薄膜处理来施加如上所述的电再分配结构。在其他实施例中，封装基板可包括涂有结构化金属层的陶瓷板。举例来说，此类封装基板可以是DCB（直接铜焊接）陶瓷基板。
可使用封装基板和电互连来生产扇出型封装。在扇出型封装中，将半导体芯片连接到端子焊盘的电互连的端子焊盘和/或导线中的至少某些横向地位于半导体芯片的轮廓外面，或者至少与半导体芯片的轮廓相交。因此，在扇出型封装中，半导体芯片的封装的外围外部部分通常（附加地）被用于将封装电接合到外部应用，诸如应用板等。包含半导体芯片的封装的该外部部分与半导体芯片的所占面积（footprint）相比有效地扩大了封装的端子表面面积，因此，导致了在关于稍后处理、例如板级系统集成（二级组件）的封装端子焊盘尺寸和节距方面的放宽的约束。
此外，加强结构可包括密封剂。该密封剂可例如包括热固性材料或热塑性材料或由其制成。热固性材料可以例如基于环氧树脂而制成。热塑性材料可以例如包括以下组中的一种或多种材料，该组包括：聚醚酰亚胺（PEI）、聚醚砜（PES）聚苯硫醚（PPS）或聚酰胺酰亚胺（PAI）。热塑性材料在模制或层压期间通过压力和热量的施加而熔化并在冷却和压力释放时（可逆地）硬化。密封剂可以是例如模制材料或层压材料。可以例如在晶片级封装（WLP）的过程期间或在其他封装过程期间施加密封剂。
可将在本文中考虑的封装称为裸管芯封装。在裸管芯封装中，封装的下（背面）表面可包括容纳在封装中的半导体芯片的暴露表面或完全由其组成。因此，可以以与裸管芯相同的方式将裸管芯封装安装到应用板。换言之，可由客户使用已知的裸管芯安装技术和粘合剂来将裸管芯封装附着到应用板。此外，可如在诸如例如板上芯片（COB）技术的裸管芯安装技术中那样获得相同的优点（例如，芯片与板之间的高热连接性、高设计灵活性）。
在本文中考虑的封装在被装运给客户之前由封装制造商进行测试。基本上，可以在晶片级或在封装级执行测试。在若干情况下，在晶片级和封装级执行测试。在本领域中将一种类型的测试过程称为老化测试。在老化测试中，待测试系统暴露于高温达长时间段（例如，几个小时）并被操作以筛选“早期故障”。所解释的老化测试包括对芯片的电气测试。这可以在与老化测试相同的设备和过程步骤上被完成。其还可以是芯片的后续测试的一部分。
单一裸管芯不能经受老化测试，这是因为，鉴于其低稳健性且鉴于芯片电极的节距和焊盘尺寸限制，裸管芯处理太过困难。因此，如果裸管芯产品需要老化测试，则必须在晶片级执行它。然而，在晶片级的老化测试由于晶片老化设备的高成本而是昂贵的。此外，晶片级的老化测试是复杂的程序。因此，常常不对裸管芯产品进行老化测试。
根据图1，一种生产并测试芯片封装的方法包括在S1处生产芯片封装，其中，该芯片封装包括包含集成电路的半导体芯片和被附着到半导体芯片的加强结构。该芯片封装具有下主面和与下主面相对的上主面，其中，下主面至少部分地由半导体芯片的暴露表面形成，并且上主面由芯片封装的外部端子焊盘被布置在其上的加强结构的端子表面形成。
那样，由于下主面至少部分地由半导体芯片的暴露表面形成，因此设计出了“半裸管芯”—在本文中也称为“裸管芯封装”，其具有与裸管芯相同的有利能力。然而，由于该加强结构，裸管芯封装可以具有足以经受老化测试的稳健性。因此，可以获得比对于裸管芯而言明显更高的产品质量。
在S2处，执行封装级老化测试。在裸管芯封装上执行的封装级老化测试通过筛选出早期故障以使得KGD（已知良好管芯）封装被识别来提供产品质量的增强。
此外，可将加强结构设计成包括电再分配结构。该电再分配结构可以是放宽芯片电极的节距/焊盘尺寸限制的扇出结构。更具体地，电再分配结构可包括包含封装的外部端子焊盘的端子表面。端子焊盘的节距和/或焊盘尺寸可大于芯片电极的节距和/或焊盘尺寸。此外，可使用标准化端子焊盘布局且能够获得产品可缩放性。
根据图2，生产芯片封装的方法可包括在S1.1处处理晶片以产生集成电路。晶片处理可包括在晶片基板中形成晶体管和内部布线。此外，晶片处理可包括在晶片的上表面上形成芯片电极。
在S1.2处，可例如在晶片级执行集成电路的第一功能测试。第一功能测试可以不是老化测试，即，其不再高温下执行且其持续时间相当短（例如，几秒钟）。此功能测试还可由参数和结构测试方法组成，并且可选地还在晶片和/或封装级被划分成多个所谓的测试插入。
在S1.3处，将晶片分离成半导体芯片，即裸管芯。可通过任何已知分割技术、例如锯切、激光分割等来执行分离。
在S1.4处，将加强结构附着于半导体芯片。
根据图3，附着加强结构的方法可包括在S1.4.1处以间隔开的关系将至少两个半导体芯片放置在临时载体上，并且在S1.4.2处在所述至少两个半导体芯片之间施加密封材料以形成密封剂。该密封材料可例如通过模制或通过层压来施加。此外，附着加强结构可包括在S1.4.3处将电再分配结构施加于所述至少两个半导体芯片和密封剂。那样，可例如在晶片级封装（WLP）的过程期间施加密封剂和/或电再分配结构。应注意的是，密封剂的施加并不是强制性的，即如果尚未施加密封剂，也能够施加电再分配结构。
根据图4，一种生产并测试芯片封装的方法包括在S1'处生产芯片封装，其中，该芯片封装包括包含集成电路的半导体芯片和被附着于半导体芯片的加强结构。该芯片封装具有下主面和与下主面相对的上主面，其中，上主面由芯片封装的外部端子焊盘被布置在其上的加强结构的端子表面形成，其中，这些端子焊盘中的至少某些是引线接合端子焊盘。那样，封装是引线接合封装。
在S2处，执行封装级老化测试。在引线接合封装上执行的封装级老化测试通过筛选出早期故障以使得KGD（已知良好管芯）封装被识别来提供引线接合封装的产品质量的增强。在老化测试之前常常还添加功能测试。在封装级老化测试之后，在许多情况下，在装运给客户之前执行另外的功能测试以确保集成电路半导体芯片的电参数。
图5A图示出根据本文描述的一个实施例的芯片封装100。封装100包括被电耦合和机械耦合到封装基板120的半导体芯片110。封装基板120形成向封装100提供稳健性的加强结构。半导体芯片110可能已通过前端晶片级技术被处理以包含集成电路。举例来说，半导体芯片110的上表面110a已被处理，使得邻近于其上表面110a实现包括例如集成晶体管等的半导体芯片110的有源区。
此外，可在半导体芯片110的上表面110a上布置多个芯片电极111。芯片电极111经由芯片内部布线被电耦合到半导体芯片110的集成电路。
封装基板120可具有主上表面120a和与上表面120a相对的主下表面120b。封装基板120的下表面120b面向半导体芯片110的上表面110a并与之相连接。
封装基板120的上表面120a表示在其上布置了端子焊盘300、400的芯片封装100的公共端子表面。端子焊盘300、400表示半导体芯片封装100的外部端子。
封装基板120包括被配置成将各芯片电极111电耦合到封装100的各端子焊盘300、400的电互连（未示出）。如本领域的技术人员将认识到的，多个技术可用来建立此类电互连，例如用于创建电再分配结构的薄膜技术、用于创建通过封装基板120的电吞吐量的通孔技术等。可将电互连（未示出）布置在封装基板120的上表面120a、封装基板120的下表面120b上，或者可以将其提供作为被夹在封装基板120的绝缘层之间的封装基板120的内部电互连。在所有这些情况下，可以用结构化金属箔来形成电互连，和/或封装基板120连同电互连一起可表示电再分配结构。
封装基板120可以例如是有机基板、陶瓷基板等。此外，封装基板120可以是例如包括柔性树脂带、刚性纤维-玻璃/铜片层压件、共烧陶瓷基板等的层压基板条。
举例来说，可以为封装基板120的上表面120a提供第一组端子焊盘300和第二组端子焊盘400。如下面将更详细地解释的，第一组端子焊盘300的端子焊盘300和第二组端子焊盘400的端子焊盘400的焊盘尺寸和/或节距可以不同。
可以用裸半导体芯片110的下（背面）表面110b来实现半导体封装100的安装表面。因此，可使半导体芯片110的此下表面110b完全暴露。半导体封装100因此可以是如在本文中更详细地解释的“裸管芯封装”。安装表面是在被安装于应用板时被直接接合到应用板的封装的表面。
图5B图示出芯片封装200。鉴于半导体芯片110、芯片电极111、封装基板120、电互连（未示出）和端子焊盘300、400，芯片封装200可具有与芯片封装100相同的结构和特性，并且对以上公开进行参考以避免重复。此外，芯片封装200可包括密封剂500。密封剂500为封装200提供稳健性，并且因此形成被附着于半导体芯片110的加强结构的一部分。
密封剂500可由模制材料或层压材料、例如如上所述的热塑性或热固性材料制成。密封剂500可覆盖裸半导体芯片110的一部分或全部侧面。裸半导体芯片110的某些或全部侧面可完全被密封剂500覆盖。可以只有裸半导体芯片110的侧面被密封剂500覆盖。密封剂500的外侧面510c和510d可分别地与封装基板120的外侧面120c、120d齐平，因此形成相应的封装侧面120c、510c和120d、510d。此外，半导体芯片110的下（背面）表面110b可与密封剂500的下封装底面510e齐平。应注意的是，密封剂500可不覆盖半导体芯片110的下（背面）表面110b。
半导体芯片110的下（背面）表面110b可完全无覆盖，例如可使裸芯片表面暴露。在这种情况下，类似于芯片封装100，芯片封装200是裸管芯封装。可以与裸芯片相同的方式将诸如芯片封装100或200的裸管芯封装安装到应用板。因此，可由客户使用已知裸管芯安装技术和接合材料（例如，粘合剂）来将裸管芯封装100、200附着到应用板。此外，由于诸如芯片封装100或芯片封装200的裸管芯封装的背面表面110b与裸管芯（例如，半导体芯片110）的背面表面相同，所以可与在裸管芯技术中一样获得裸管芯封装100、200与应用板之间的相同高导热率。
应注意的是，可例如用涂敷半导体芯片110的半导体材料的薄保护层（未示出），例如硬钝化层、氧化层、氮化层或（薄）聚合物层，来形成背面表面110b。保护层应是薄的，并具有高导热率。也就是说，可将本文所使用的措辞“裸管芯”和“暴露表面”理解成不包括用以覆盖背面表面110b的密封剂500，但是可包括其中提供（薄）保护层以形成背面表面110b的实施方式。
可在晶片级制造在图5B中示出的芯片封装200或在本文中所考虑的芯片封装的其他示例，例如通过其中将已处理的半导体芯片从晶片切割、将它们以间隔开的关系放置在临时载体上并嵌入形成密封剂500的模制材料中的晶片级过程。然后可将封装基板120施加到由分布在其中的密封剂500和半导体芯片120形成的所谓的“人造晶片”或“模制重配置晶片”。只有在施加密封剂500和封装基板120之后，才从“人造晶片”切割单个封装200。晶片级的封装在本领域中被已知是用来生产所谓的晶片级封装（WLP）。在本文中所考虑的芯片封装、例如芯片封装200可以是例如WLP。
在本文中所考虑的芯片封装可以是如在图5A和5B中以示例的方式图示出的扇出型封装。扇出型封装允许封装的公共端子表面（在这里，例如上表面120a）延伸超过半导体芯片110的轮廓。第一和第二端子焊盘300、400因此不需要被布置于半导体芯片110的轮廓内，而是可以分布在较大面积上。不用说，在例如逻辑电路、微控制器等的许多半导体芯片110中，大量的芯片电极是必需的，并且因此需要包装的高端子计数（常常称为“管脚计数”）。诸如芯片封装100、200的扇出型封装提供了可用于布置（外部）封装端子焊盘300、400的增加的面积。为此，封装基板120的至少一个横向尺寸大于半导体芯片110的相应横向尺寸。
在其他示例中，在本文中所考虑的芯片封装可以是扇入型封装。在扇入型封装中，所有端子焊盘300、400被布置在半导体芯片110的轮廓内。此外，封装基板120的每个横向尺寸可以例如等于或小于半导体芯片110的相应横向尺寸。举例来说，如果封装基板120未被横向限制为不延伸超过半导体芯片110的轮廓，则可将芯片封装100实现为扇入型封装。
如上所述，在本文中所考虑的封装可以是例如所谓的裸管芯封装。举例来说，如图5A和5B中所示的封装100以及封装200被称为裸管芯封装。
在本文中所考虑的封装可以是例如单芯片封装。例如，图5A和5B中所示的芯片封装100、200是单芯片封装的示例。
在本文中所考虑的封装可以是例如芯片规模的封装（CSP）和/或晶片规模的封装（WSP）。在本文中将CSP定义为其横向尺寸比裸半导体芯片110的横向尺寸的1.5倍要小的封装。因此，上述两个封装100、200可以是例如CSP。此外，如果用晶片级封装（WLP）技术来制造，则封装200可以是WSP。
在本文中所考虑的封装可以是例如引线接合封装。在本文中所参考的引线接合封装是具有包含封装的所有（外部）端子焊盘的公共端子表面的封装，并且其中，端子焊盘被配置成使得独有地通过引线接合来完成到应用板的电接触。
在本文中所使用的加强结构允许在本文中所考虑的封装在被装运给客户之前由封装制造商来测试。在下面，考虑封装级测试过程。一种封装级测试过程被称为老化测试。在老化测试中，将一个或多个芯片封装单独地设置在老化板的相应测试插座中，并且老化插座中的接触管脚将与芯片封装的（外部）端子焊盘实现电连接。被测试的封装然后被暴露于高温环境，并且通过施加输入偏压以模拟达长时间段、例如几个小时的半导体芯片操作来锻炼封装的部件。老化测试温度可超过100℃且老化时间可长于例如8或12小时。因此，通过施加老化，能够以由老化过程引起的降低的产率为代价来避免早期使用中系统故障。应注意的是，封装级老化测试筛选整个系统（即，封装）并因此暴露由集成电路或芯片引起的故障以及由芯片-基板界面处或基板120的电互连内或端子焊盘处的电接触的损失而引起的故障。此类故障可例如由半导体芯片110和封装基板120的不同CTE（热膨胀系数）引起，或者还可由有缺陷的老化测试插座引起。
另一类型的封装级测试过程在本文中被称为功能测试。在功能测试中，将芯片封装设置在测试插座中以便执行功能测试。在功能测试中，测试芯片的结构和功能性。每个芯片封装的测试持续时间为仅仅几秒，即比老化测试的测试持续时间短许多数量级。通常，将不同的测试插座用于老化测试和功能测试。
在封装级执行老化测试与在晶片级执行老化测试的过程相比可显著地降低成本。举例来说，用以在晶片级执行老化的老化设备的成本可约为$500,000美元或更多，而老化测试插座的成本可约为$5至$50美元。虽然需要大量的老化测试插座，但当在封装级执行老化时，降低了总成本。
图6图示出可在封装级老化测试中使用的示例性老化测试插座600。可在老化测试插座600中插入芯片封装，诸如，例如芯片封装200。老化测试插座600可例如包括插座主体601和被接纳在插座主体601中的多个触点602。此外，老化测试插座600可包括可移动地安装在插座主体601处的盖603。举例来说，盖603可例如在附图标记603a处被枢轴地支撑在插座主体601上，并且可通过沿着箭头P的移动而被打开。在图6中，盖603是关闭的。芯片封装200被插入插座主体601的凹坑中。第一组端子焊盘中的端子焊盘300的一部分或全部与老化测试插座的相应触点602进行接触。因此，老化测试插座的触点602与第一组端子焊盘中的端子焊盘300对准。举例来说，关于第二组端子焊盘400，老化测试插座不包含用以实现到这些端子的电连接的触点。
图7图示出用于晶片级的功能测试的测试插座700。用于功能测试的测试插座700可包括插座主体701、例如在附图标记703a处被枢轴地铰链连接在插座主体701处的可去除盖703和触点704。鉴于插座主体701和盖703，用于功能测试的测试插座700类似于老化测试插座600，并对相应的公开进行参考以避免重复。然而，触点704被可操作地连接到芯片封装200的第二组端子焊盘的端子焊盘400。关于第一组端子焊盘的端子焊盘300，情况可以是用于功能测试的测试插座700不具有用以实现到这些端子的电接触的任何触点。在如图3中所示的另一示例中，可将触点702接纳在插座主体701中以实现到第一组端子焊盘的端子焊盘300的至少一部分的电接触。
因此，在老化测试期间，独有地接触第一组端子焊盘中的端子焊盘300。另一方面，在功能测试期间接触第二组端子中的端子焊盘400，并且可选地，接触第一组端子中的端子焊盘300的一部分或可能全部。
第一组端子焊盘中的端子焊盘300可具有与第二组端子焊盘中的端子焊盘400的外形因数不同的外形因数。如本文所使用的，端子焊盘的措辞“外形因数”的意义包括端子焊盘的焊盘尺寸和/或节距。也就是说，第一组端子焊盘中的端子焊盘300的焊盘尺寸可大于第二组端子焊盘中的端子焊盘400的焊盘尺寸。此外，第一组端子焊盘中的端子焊盘300之间的节距可大于第二组端子焊盘中的端子焊盘400之间的节距。
如上所述，加强结构（例如，基板120和/或横向密封剂500）允许设想封装级老化测试。此外，与第一和第二组端子焊盘300、400相关联的外形因数的差异允许显著地降低老化测试插座、例如老化测试插座600的成本。与其中被用于老化测试和被用于功能测试的所有端子焊盘在焊盘尺寸、节距等方面具有相同参数的常规封装老化测试方法相反，本文中的公开允许在老化测试期间独有地使用具有放宽的外形因数（例如，焊盘尺寸、节距）的端子焊盘并在功能测试期间使用具有“较紧”的外形因数的端子焊盘。
此概念允许降低老化测试插座的成本，因为焊盘尺寸越大和/或节距越大，老化插座越便宜。此外，改善了老化测试期间的触点602与芯片封装200的端子焊盘300之间的电接触的可靠性。这降低了在烘箱中的老化测试的长持续时间期间由插座600与封装200之间的电接触问题所引起的老化测试故障的概率。此外，由于老化测试插座600与芯片封装200之间的电接触公差增大，所以老化测试插座600与具有标准（即，较小）节距和/或焊盘尺寸维度的常规老化测试插座相比可具有较长的寿命。
关于用于执行功能测试的测试插座700，诸如第二组端子焊盘中的端子焊盘400的端子焊盘尺寸和/或节距的接触参数可显著地小于第一组端子焊盘中的端子焊盘300的相应参数。然而，如前所述，制造商处所需的老化测试插座600的数目比用于执行短持续时间功能测试的测试插座700的数目高得多。因此，就成本而言，使用精细接触参数用于焊盘尺寸或节距（即，紧密外形因数）对于功能测试而言比对于老化测试而言更加可接受。
一般而言，可将至少包括老化测试和可选地包括功能测试的封装级测试流程映射到封装的公共端子表面的端子焊盘设计。虽然具有放宽的外形因数的端子焊盘300在老化测试期间可用，但在功能测试期间使用具有相对紧缩的外形因数的端子焊盘400。
图8图示出示例性芯片封装、诸如例如芯片封装100或200的端子表面布局1100的示例。图8是在封装基板120的上表面120a上的顶视图。可由封装基板120的轮廓来限定端子表面布局1100的轮廓1101。在本示例中，将第一组端子焊盘中的端子焊盘300布置在第一阵列中并将第二组端子焊盘中的端子焊盘400布置在第二阵列中。在这里，第一阵列限定公共端子表面120a上的第一端子区域并且第二阵列限定封装的公共端子表面120a上的第二端子区域。在图8中，举例来说，第一端子区域是完全被第二端子区域围绕的公共端子表面120a的内部区域。第一端子区域可以是例如毗连区域，例如具有矩形或抛物线形状的毗连区域。第二端子区域也可以例如是例如如图8中所示的毗连区域。举例来说，第二端子区域被布置在邻近于端子表面布局1100的轮廓1101的端子表面布局1100的外围区域中。可邻近于端子表面布局1100的整个轮廓1101来布置第二端子区域。第二端子区域可完全地围绕第一端子区域。第一端子区域和第二端子区域例如相互分离，即它们不重叠。它的其他可能设计及变化也是可能的。
可以行和/或列来组织第一端子焊盘300的第一阵列。列间距和行间距可分别地定义节距P1a和P1b。参考布置在第二端子焊盘400的第二阵列中的第二端子焊盘400，可以类似的方式来定义第二组端子焊盘中的端子焊盘400之间的节距P2a和P2b。
此外，可定义第一组端子焊盘的端子焊盘300的焊盘尺寸S1和第二组端子焊盘的端子焊盘400的焊盘尺寸S2。相应的焊盘尺寸S1和S2是相应的端子焊盘300、400的横向尺寸。在图8中，举例来说，端子焊盘300、400具有方形的形状。如果端子焊盘300、400形状不同，则S1和S2可涉及直径、最小横向尺寸等。
焊盘节距和焊盘尺寸可例如如下。第一组端子焊盘（老化测试焊盘）的端子焊盘300可具有以下尺寸：
500 μm ≤P1a ≤1000 μm和/或500 μm ≤ P1b≤1000 μm,
200 μm ≤S1≤600 μm。
每个端子焊盘300的节距P1a、P1b可大于500 μm，更特别地大于600 μm，更特别地大于700 μm或者甚至800 μm。每个端子焊盘300的焊盘尺寸S1可大于200 μm，更特别地大于300 μm，并且更特别地大于400 μm或者甚至500 μm。举例来说，节距P1a和/或P1b可约为800 μm，并且举例来说，焊盘尺寸S1可约为500 μm。
第二组焊盘端子的焊盘端子400（用于功能测试的测试焊盘）可具有以下尺寸：
200 μm ≤P2a≤ 400 μm和/或200 μm ≤P2b≤400 μm,
150 μm ≤S2 ≤ 250 μm。
每个端子焊盘400的节距P2a、P2b可小于400 μm，更特别地小于300 μm或250μm。每个端子焊盘400的焊盘尺寸S2可小于250 μm，更特别地小于200 μm。举例来说，节距P2a和/或P2b可约为300 μm，并且举例来说，焊盘尺寸S2可约为170 μm。
在这里且在其他实施例中，可提供第一组端子焊盘（例如，老化测试焊盘）的多个、例如20-60个端子焊盘300。这些端子焊盘300可包括I/O（输入/输出）端子焊盘和电源焊盘。作为特定示例，可提供第一组端子焊盘的总共例如约30个端子焊盘300。
在这里且在其他实施例中，可提供第二组端子焊盘的100-180个端子焊盘400中的多个。举例来说，所有端子焊盘400可以是I/O端子焊盘。在这种情况下，经由第一组端子焊盘中的某些端子焊盘300来供应在功能测试期间的电源（参见例如图7）。举例来说，除第二组端子焊盘的端子焊盘400之外，在封装级功能测试期间可接触第一组端子焊盘中的多个、例如10-25个端子焊盘300。还可能的是，在功能测试期间接触的第一组端子焊盘中的所有端子焊盘300是电源焊盘。作为特定示例，在功能测试期间可接触第二组端子焊盘中的多个（例如约140个I/O）端子焊盘400和第一组端子焊盘中的多个、例如约20个电源端子焊盘300。
更具体地，在以上示例中，公共端子表面120可包括第一组端子焊盘中的例如30个端子焊盘300（I/O焊盘和电源焊盘）和第二组端子焊盘中的例如140个端子焊盘400（仅I/O焊盘）。封装级老化测试（参见图6）可使用全部的例如30个端子焊盘300，并且功能测试可使用端子焊盘300中的一部分、例如20个（仅电源焊盘）和例如全部的140个端子焊盘400（仅I/O焊盘）。
如前所述，可接近于公共端子表面120a的一个或多个边缘（对应于轮廓1101）来布置第二组端子焊盘中的端子焊盘400。举例来说，可以沿着所述多个边缘中的一个或多个行进的两个至四个平行的行来布置端子焊盘400。在图8中，举例来说，将端子焊盘400示为以接近于公共端子表面120a的全部四个边缘的例如两个平行的行行进。
此外，除第一组端子焊盘中的端子焊盘300和可选地第二组端子焊盘中的端子焊盘400之外，可在本文中公开的芯片封装的公共端子表面120a上提供芯片封装的第三组端子焊盘的端子焊盘900。图9B图示出图9A的细节，后者与图8相同。图9B的细节图示出端子表面布局1100的放大边缘部分。应注意的是，图9B可应用于所有封装及其端子表面布局1100至1500，并且更一般地可应用于在本文中所考虑的所有公共端子表面。第三组端子焊盘中的端子焊盘900可具有节距P3和焊盘尺寸S3。
焊盘节距和焊盘尺寸可例如如下。第三组端子焊盘中的端子焊盘900可具有以下尺寸：
5 μm ≤ P3 ≤ 150 μm,
40 μm ≤ S3 ≤ 120 μm。
每个端子焊盘900的节距P3可小于150 μm，更特别地小于120 μm或100 μm。每个端子焊盘900的焊盘尺寸S3可小于150 μm，更特别地小于100 μm。端子焊盘900的焊盘尺寸S3可小于端子焊盘400的焊盘尺寸S2。举例来说，节距P3可例如约为100 μm。举例来说，焊盘尺寸S3可例如为60×100μm。
可将第三组端子焊盘中的端子焊盘900布置在第三阵列中，第三阵列的轮廓限定封装的公共端子表面120a上的第三端子区域，第一端子区域和第三端子区域可相互分离，即不重叠。此外，第三端子区域可部分地或完全围绕第一端子区域。如图9B中所示，第三组端子焊盘中的端子焊盘900可例如位于一个或多个最外面的行中。也就是说，第三组端子焊盘中的端子焊盘900可位于公共端子表面120a的轮廓1101与第二组端子焊盘的最外面的行的端子焊盘400之间的区域中。
第三组端子焊盘的所有端子焊盘900可以是被用于板级系统集成的端子焊盘，例如引线接合焊盘。特别地，第三组端子焊盘中的端子焊盘900可部分地或独有地是电源焊盘。此类电源焊盘被引线接合至客户的应用板800上的电源供给线，参见图10。
举例来说，可提供第三组端子焊盘的50至100个端子焊盘900中的多个。例如，这些端子焊盘900可以全部是电源焊盘。在上述特定示例中，可在公共端子表面120上提供例如140个端子焊盘（其可以例如独有地为I/O焊盘）和例如70个端子焊盘900（其可以例如独有地为电源焊盘）并通过例如接合引线将它们电连接到应用板800。
举例来说，如图10中所示，可将诸如例如芯片封装100、200的芯片封装接合到应用板800。可以与裸管芯相同的方式将芯片封装100、200安装在客户的应用板800、例如PCB上。由于这个原因，将管芯封装100、200称为裸管芯封装。也就是说，可使用粘合剂550来将芯片封装100、200胶合到应用板的安装表面。可将粘合剂550设计为位于半导体芯片110的下表面110b与应用板的安装表面之间且例如与它们直接接触的薄层。粘合剂550可具有高导热率以提供与在裸管芯安装技术中已知的相同优点。
图10还图示出用以将芯片封装100、200电连接到应用板800的引线接合的过程。在这种情况下，从芯片封装100、200的公共端子表面120a上的端子焊盘向应用板800的电路或互连结构引出引线接合810。应用板的安装表面和实现了经由引线接合向其的电接触的应用板的互连结构可例如由应用板800的顶部处的相同结构化金属层（未示出）来制成。因此可通过相同结构和/或在应用板800的同一层级处实现通过接合引线进行的芯片封装100、200到应用板800的电接触和在半导体芯片110的暴露背面110b处的芯片封装100、200到应用板800的热接触。。举例来说，应用板800可以是PCB或涂有结构化金属层、例如DCB的陶瓷基板。图10以示例的方式图示出裸管芯封装100、200的引线接合系统集成，其通常由客户在将半导体封装100、200装运给客户之后执行。
举例来说，第一组端子焊盘的端子焊盘300并不意图用于板级系统集成，即在图10的示例中没有端子焊盘300被引线接合。因此，可将这些焊盘300独有地配置为测试焊盘，特别是作为仅仅老化焊盘或作为用于功能测试的老化焊盘和测试焊盘（参见图7）。
可使用第二组端子焊盘中的端子焊盘400作为引线接合焊盘，或者是其一部分或者是其全部。举例来说，在端子表面布局1100中，可使用所有端子焊盘400作为引线接合焊盘，而在其他端子表面布局中，可仅使用接近于公共端子表面120a的边缘布置的端子焊盘作为引线接合焊盘。
如上所述被用于板级系统集成（即，用于到应用板的电连接）的芯片封装的端子焊盘不能是引线接合焊盘。还可用诸如例如焊接、超声波焊接、导电胶合、烧结等的其他技术来执行板级系统集成。在这种情况下，针对这些接合技术中的一个来配置被用于板级系统集成的芯片封装的端子焊盘。
虽然在本文中已示出并描述了特定实施例，但本领域的普通技术人员将认识到的是，在不脱离本发明的范围的情况下可以用多种替换和/或等价实施方式来代替所示和所述的特定实施例。本申请意图覆盖在本文中讨论的特定实施例的任何修改或变更。因此，意图在于仅仅由权利要求及其等价物来限制本发明。

Claims (23)

1.一种生产并测试芯片封装的方法，该方法包括：
生产芯片封装，其中，该芯片封装包括包含集成电路的半导体芯片和被附着到半导体芯片的加强结构，其中，所述芯片封装具有下主面和与下主面相对的上主面，其中，下主面至少部分地由所述半导体芯片的暴露表面形成，并且上主面由所述芯片封装的外部端子焊盘被布置在其上的所述加强结构的端子表面形成；以及
执行封装级老化测试。
2.权利要求1的方法，其中，所述下主面由保护层形成。
3.权利要求1的方法，还包括在晶片级执行对所述集成电路的第一功能测试。
4.权利要求1的方法，还包括在生产所述芯片封装之后在封装级执行对所述芯片封装的第二功能测试。
5.权利要求1的方法，其中，生产所述芯片封装包括：
处理晶片以产生集成电路；
将所述晶片分离成半导体芯片；以及
将加强结构附着到半导体芯片。
6.权利要求5的方法，其中，附着加强结构包括：
将至少两个半导体芯片以间隔开的关系放置在临时载体上；以及
在所述至少两个半导体芯片之间施加密封材料以形成密封剂。
7.权利要求6的方法，其中，附着加强结构还包括向所述至少两个半导体芯片和所述密封剂施加电再分配结构。
8.权利要求7的方法，其中，施加所述电再分配结构包括向所述半导体芯片施加金属层，并且具有所述金属层的所述密封材料被电耦合到所述半导体芯片的电极。
9.权利要求8的方法，还包括将所述金属层结构化以形成所述芯片封装的端子焊盘。
10.权利要求9的方法，其中，所述金属层被结构化以形成所述芯片封装的第一组端子焊盘和所述芯片封装的第二组端子焊盘，其中，第一组端子焊盘中的端子焊盘的焊盘尺寸大于第二组端子焊盘中的端子焊盘的焊盘尺寸。
11.权利要求10的方法，其中，所述金属层被结构化以形成所述芯片封装的第一组端子焊盘和所述芯片封装的第二组端子焊盘，其中，第一组端子焊盘中的端子焊盘之间的节距大于第二组端子焊盘中的端子焊盘之间的节距。
12.权利要求10的方法，其中，执行所述封装级老化测试包括将所述芯片封装放置在老化测试插座中，其中，多个第一电触点被接纳在所述老化测试插座中且第一电触点实现到第一组端子焊盘中的端子焊盘的电连接。
13.权利要求10的方法，还包括在生产所述芯片封装之后，在封装级执行对所述芯片封装的第二功能测试，其中，执行第二功能测试包括将所述芯片封装放置在功能测试插座中，其中，多个第二电触点被接纳在所述功能测试插座中且第二电触点实现到第一组端子焊盘中的至少一个端子焊盘和第二组端子焊盘中的多个端子焊盘的电连接。
14.权利要求10的方法，其中，所述金属层被结构化以形成所述芯片封装的第三组端子焊盘，其中，第三组端子焊盘中的端子焊盘的焊盘尺寸小于第二组端子焊盘中的端子焊盘的焊盘尺寸。
15.权利要求10的方法，其中，所述金属层被结构化以形成所述芯片封装的第三组端子焊盘，其中，第三组端子焊盘的端子焊盘之间的节距小于第二组端子焊盘的端子焊盘之间的节距。
16.权利要求15的方法，其中，第三组端子焊盘中的端子焊盘是引线接合端子焊盘。
17.权利要求10的方法，其中，所述第一组端子焊盘中的每个端子焊盘的焊盘尺寸大于200 μm。
18.权利要求10的方法，其中，所述第二组端子焊盘中的每个端子焊盘的焊盘尺寸小于250 μm。
19.一种生产并测试芯片封装的方法，该方法包括：
生产芯片封装，其中，该芯片封装包括包含集成电路的半导体芯片和被附着到半导体芯片的加强结构，其中，所述芯片封装具有下主面和与下主面相对的上主面，其中，该上主面由所述芯片封装的外部端子焊盘被布置在其上的加强结构的端子表面形成，其中，这些端子焊盘中的至少某些是引线接合端子焊盘；以及
执行封装级老化测试。
20.权利要求19的方法，其中，所述芯片封装的下主面至少部分地由所述半导体芯片的暴露表面形成。
21.权利要求19的方法，其中，所述芯片封装是单芯片封装。
22.权利要求19的方法，其中，所述芯片封装是多芯片封装。
23.权利要求19的方法，其中，该芯片封装是晶片级封装。
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