CN103905354B - 带局部反馈的减少状态viterbi检测器中的流水线式判决反馈单元 - Google Patents

带局部反馈的减少状态viterbi检测器中的流水线式判决反馈单元 Download PDF

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Abstract

本发明涉及带局部反馈的减少状态Viterbi检测器中的流水线式判决反馈单元。公开了一种流水线判决反馈单元（DFU），用于带局部反馈的减少状态Viterbi检测器。所公开的流水线判决反馈单元提高可以由减少状态Viterbi检测器通过基于部分码间干扰的估值的流水线计算而达到的最大数据速率。为此，公开了一种流水线判决反馈单元，计算多个基于部分码间干扰的估值，其中至少一个基于部分码间干扰的估值是根据一个选定的基于部分码间干扰的估值得出的；以及从对于到一个状态的路径延伸所计算出的基于部分码间干扰的估值当中选择所述选定的基于部分码间干扰的估值。

Description

带局部反馈的减少状态VITERBI检测器中的流水线式判决反 馈单元
本申请是申请日为2004年11月12日、申请号为200480044426.1、发明名称为“带局部反馈的减少状态Viterbi检测器中的流水线式判决反馈单元”的发明专利申请的分案申请。
相关申请的交叉引用
本发明涉及名称为“Method and Apparatus for Multiple Step ViterbiDetection with Local Feedback”的美国专利申请序列号No.10/853,087;名称为“Methodand Apparatus for Reduced-State Viterbi Detection in a Read Channel of aMagnetic Recording System”的美国专利申请序列号No.10/853,090;名称为“Method andApparatus for Precomputation and Pipelined Selection of Branch Metrics in aReduced State Viterbi Detection”的美国专利申请序列号No.10/853,089;名称为“Method and Apparatus for Precomputation and Pipelined Selection ofIntersymbol interference Estimates in a Reduced State Viterbi Detector”的美国专利申请序列号No.10/853,088，每个专利申请以引用的方式被包含在本文中。
技术领域
本发明总地涉及均衡、检测和译码技术，更具体地，涉及复杂性降低的序列估计技术的实现。
背景技术
磁记录读信道把模拟读信道变换成被记录在磁介质上的用户数据的估值。读磁头和磁介质把噪声和其它失真引入到读信号中。随着磁 记录中信息密度的增加，码间干扰(ISI)也变得更严重（即，信道脉冲响应变长）。在读信道芯片中，Viterbi检测器典型地被用来在存在码间干扰和噪声的情形下检测读数据位。然而，当信道脉冲响应很长时，与Viterbi译码器有关的硬件复杂性变得过大，因为Viterbi检测器所考虑的状态数随信道脉冲响应的长度呈指数增加。为了降低Viterbi检测器的复杂性，已提出多种技术。
例如，可以通过使用只考虑缩短脉冲响应的减少状态栅格，以及通过使用过去幸存码元作为局部反馈而消除由于每个状态的脉冲响应拖尾引起的码间干扰，从而降低Viterbi检测器的硬件复杂性。例如，参阅J.W.M.Bergmans,“Digital BasebandTransmission and Recording”,Kluwer Academic Publishers,326(1996)或授权给Haratsch等的名称为“Method and Apparatus for Reducing the ComputationalComplexity and Relaxing the Critical Path of Reduced-State SequenceEstimation(RSSE)Techniques”的美国专利申请号6690754，这两篇文献以引用的方式被包含进来。
带局部反馈的减少状态Viterbi检测器的误码率性能可以接近采用最大似然序列估计（MLSE）的、不带局部反馈的全部状态Viterbi检测器的性能。然而，带局部反馈的Viterbi检测器实施方案的可达到的最大数据率与不带局部反馈的Viterbi检测器实施方案相比要低很多，因为在一个时钟周期内不得不执行多得多的运算。因此，需要一种用于以高数据率执行带局部反馈的减少状态Viterbi检测的方法和设备，所述高数据率是推动高端存储应用的发展所需要的。
发明内容
总地公开了一种流水线判决反馈单元（DFU），其用于带局部反馈的减少状态Viterbi检测器。所公开的流水线判决反馈单元提高由减少状态Viterbi检测器通过基于部分码间干扰的估值的流水线计算而达到的最大数据速率，其中基于部分码间干扰的估值是部分码间干扰估值或部分无码间干扰信号估值。为此，公开了一种流水线判决反馈 单元，计算多个基于部分码间干扰的估值，其中至少一个基于部分码间干扰的估值是根据一个选定的基于部分码间干扰的估值得出的；以及从对于到一个状态的路径延伸所计算出的基于部分码间干扰的估值当中选择所述选定的基于部分码间干扰的估值。
在一个示例性的实施例中，公开了一种对于具有信道脉冲响应的信道计算基于码间干扰的估值的流水线判决反馈单元，包括至少一个用于计算基于部分码间干扰的估值的功能性单元。该功能性单元包括至少一个复接器，用于从对于到一个状态的路径延伸的、基于部分码间干扰的估值当中选择基于部分码间干扰的估值；至少一个流水线寄存器，用于存储基于部分码间干扰的估值；以及至少一个算术电路，例如加法器或减法器，用来将与至少一个信道系数有关的码间干扰考虑进来。
所公开的方法和设备也可以用于其它应用，诸如在铜质1千兆比特或10千兆比特以太网中
通过参考以下的详细说明和附图，将更加全面地了解本发明，以及本发明的另外的特性和优点。
附图说明
图1是对于具有ISI和加性噪声的通信信道的传统系统模型的示意性框图；
图2显示对于具有记忆力L=1的信道的栅格图；
图3显示对于具有记忆力L=4的信道的栅格图；
图4显示对于具有记忆力L=4和缩短信道记忆力K=1的信道的、对应于图3的完全状态栅格的减少状态栅格图；
图5是对于带局部反馈的示例性的传统的减少状态Viterbi检测器的示意性框图；
图6显示对应于图4的栅格的、带局部反馈的减少状态Viterbi检测器的详细的状态平行实施方案；
图7是包含流水线判决反馈单元（DFU）的减少状态Viterbi检测 器的示意性框图；
图8是显示在DFU中具有一个流水线级的、图7的减少状态Viterbi检测器的实施方案的示意性框图；
图9是包含流水线判决反馈单元的另一个减少状态Viterbi检测器的示意性框图；
图10是显示在DFU中具有三个流水线级的、图9的减少状态Viterbi检测器的实施方案的示意性框图；
图11是显示在DFU中具有三个流水线级的、图9的减少状态Viterbi检测器的另一个实施方案的示意性框图；
图12是显示图10的减少状态Viterbi检测器的另一个实施方案的示意性框图；
图13是包含流水线的DFU和流水线分支度量单元（BMU）的减少状态Viterbi检测器的示意性框图；
图14是显示在DFU中具有两个流水线级和在BMU中具有一个流水线级的、图13的减少状态Viterbi检测器的实施方案的示意性框图；
图15显示在铜电缆线上1000BASE-T千兆比特以太网中的数据传输；
图16是1000BASE-T接收机实施方案的示意性框图；
图17是对于1000BASE-T千兆比特以太网的等效的离散时间信道模型的示意性框图；
图18是在1000BASE-T千兆比特以太网中的卷积编码的示意性框图；
图19显示在1000BASE-T千兆比特以太网中规定的四维栅格码的栅格图；
图20显示在1000BASE-T千兆比特以太网中的一维和四维子集划分；
图21是显示包含流水线式DFU和BMU的、用于1000BASE-T千兆比特以太网的减少状态Viterbi检测器的实施方案的示意性框图；
图22是显示使用一个流水线级计算部分无ISI信号估值的示意性框图；
图23是显示考虑更新的幸存信息的部分无ISI信号估值的选择的示意性框图；
图24是显示使用一个流水线级计算部分无ISI信号估值和预计算一维误差度量值的示意性框图；
图25是显示在图24上A型和B型一维误差度量值的计算的示意性框图；
图26是显示一维误差度量值的选择的示意性框图；以及
图27是显示对应于图19所示的栅格图的一个状态的幸存路径存储单元的行的示意性框图。
具体实施方式
本发明提高可以由减少状态Viterbi检测器达到的最大数据速率。根据本发明的一个方面，流水线判决反馈单元被提供给根据基于部分ISI的估值计算无ISI信号估值或ISI估值的减少状态Viterbi检测器，其中基于部分ISI的估值是使用选定的基于部分ISI的估值而计算的，所选定的基于部分ISI的估值是使用ACS判决从用于到相关状态的幸存路径延伸的数值当中选择的。基于部分ISI的估值是部分ISI估值或部分无ISI信号估值。根据本发明的另一方面，部分无ISI信号估值或部分ISI估值是使用与检测器所考虑的栅格结构相对应的复接器网络结构以流水线方式来计算的。
关于也被称为减少状态序列估值（RSSE）、(延时)判决反馈序列估值（DFSE）和并行判决反馈均衡（PDFE）的带局部反馈的减少状态Viterbi检测的详细讨论，例如参阅授权给Haratsch等的、名称为“Method and Apparatus for Reducing the ComputationalComplexity and Relaxing the Critical Path of Reduced-State SequenceEstimation(RSSE)Techniques”的美国专利申请号6690754，该专利以引用的方式被包含在本文中并引用为参考文献。也参阅Lee和Messerschmidt, “Digital Communication”,Kluwer Academic Publishers,2nd ed.(1994)。
图1是具有ISI和加性噪声的通信信道100的传统系统模型的示意性框图。虽然示例性实施例是结合基带通信讨论的，但这里讨论的教导也可以应用于带通通信系统，这对于本领域的技术人员是很清楚的。此外，虽然为了易于说明，在图1中假设不采用栅格编码调制（TCM），但所公开的技术可推广到使用TCM或其它调制方案的通信系统，下面将进一步描述。
调制器110把信息码元bn映射成信道码元an。为了易于说明，假设每个信息码元的信息比特数为1。换句话说，信息码元bn等价于单个信息比特bn。调制器110根据以下规则把信息码元bn映射成二电平信道码元an：
这里讨论的技术可以容易地应用于其它调制方案和两个以上的信号电平，如在下面进一步显示的。
ISI信道100被建模为具有多个滤波器抽头的FIR滤波器，每个滤波器抽头与一个信道系数相联系，在时间n的信道输出被给出为：
其中zn是ISI信道输出，{fi},0≤i≤L,是信道系数，L是信道记忆力，而wn是噪声。与信道系数f1,f2,…,fL有关的滤波器抽头被称为后继抽头(postcursor tap)。对应于bn的检测器120的判决被表示为bn′。
ISI信道输出zn取决于当前信道码元an和过去L个发送过的信道码元{an-i},1≤i≤L。该输出可以通过使用有限状态机（FSM）模型被表示为L个过去发送的信道码元的函数，其中在时间n的信道状态被定义为：
αn＝(an-1，an-2，…，an-L). (3)
信道状态根据L个过去发送的信息比特被等价地定义为：
βn＝(bn-1，bn-2，...，bn-L). (4)
从公式（3）或（4）可以看到，信道状态数目被给出为：
2L. (5)
为了简化表示起见，对应于向量（bn-1,…,bn-L+1,bn-L）的整数值被用来代表信道状态βn。例如，0n代表βn=(0,…,0,0)，1n代表βn=(0,…,0,1)。
描述ISI信道100的FSM过程可以使用对于记忆力L=1的信道如图2所示的栅格图200而图形表示。对于所考虑的示例的非编码信道模型，在时间n的栅格状态用σn表示，它等于信道状态，即，σn=βn。在图2上，实线对应于幸存路径，点线对应于丢弃的转移路径，而虚线对应于路径延伸。有两个信道状态，对应于信息码元bn=0和bn=1的两个分支使得每个状态σn到达相应的后继状态{σn+1}。从公式（5）可以看到，信道状态的数目关于信道记忆力呈指数增长。
图2显示Viterbi算法在时间步n时的操作。这时，Viterbi算法已确定了到状态0n的幸存路径，其中状态0n对应于幸存状态序列(0n,1n-1,0n-2,1n-3,…)。在本例中，到状态1n的幸存路径对应于状态序列(1n,0n-1,0n-2,1n-3,…)。根据这两条幸存路径，Viterbi算法以下面描述的方式决定到状态0n+1和1n+1的幸存路径。
首先，Viterbi算法计算从σn到σn+1的状态转移的分支度量值。对于具有加性白色高斯噪声的信道，最佳分支度量值是对应于相应的状态转移的、在接收的码元rn与理想的ISI信道输出zn之间的欧几里德距离。对于从σn开始的状态转移，分支度量值被给出为：
其中an是与从σn到后继状态σn+1的状态转移有关的信道码元。这里描述的技术与计算分支度量值的方式无关，即，分支度量值也可以使用在接收的码元rn与理想的ISI信道输出zn之间的差值的绝对值来计算。
在图2的栅格200中，存在到任何状态σn+1的两条路径延伸，例如，状态0n+1可以从状态0n和1n到达。在到特定状态σn+1的两条路径延伸中，Viterbi算法只保留具有最小路径度量值的一条延伸，因为 它对应于到达该状态的最可能的路径。对于从状态σn发出并前往σn+1的路径的度量值可以通过使对于前一状态σn的路径度量值Γn(σn)和用于转移的分支度量值λn(σn,αn)相加来计算。
用三项操作来确定到新的状态σn+1的最佳幸存路径的：即，求和前驱状态σn的相应路径度量值和对于到新状态σn+1的延伸的分支度量值；比较这些延伸的序列的路径度量值；以及选择具有最小路径度量值的延伸作为用于新状态的幸存序列，这些操作被称为加-比-选（ACS），它可以由以下的公式描述：
如前所述，当分支度量值被不同地计算时，也可以应用本发明。正如本领域中已知的，对于某些分支度量值定义，到某一状态的最佳路径由具有最大（而不是最小）路径度量值的路径给出。对于这样的情形，由公式（7）描述的ACS运算涉及最大值运算，而不是最小值运算。
在图2的例子中，到状态0n和1n的两个幸存序列在时间步n-2时合并成单个路径。通常，所有的幸存路径有很大的可能性在某个检测延时D后合并成单个路径。因此，信息码元可以从这个时间步往后被唯一地检测。所以，有可能实施具有固定的检测延时的Viterbi算法。不需要在第一码元可被检测之前处理整个发送的序列。通常，检测延时D应当近似地是基础FSM过程的记忆力的五倍。对于ISI信道，记忆力等于L。典型地，对于D的不同数值通过运行误码率模拟，来确定D的良好数值。
图3显示描述具有记忆力L=4的ISI信道的栅格300。在时间n时的栅格状态用σn表示，对于所考虑的示例性的非编码信道模型，它等于信道状态，即σn=βn。有16个信道状态，对应于信息码元bn=0和bn=1的两个分支使得每个状态σn到达各自的后继状态{σn+1}。
带局部反馈的减少状态Viterbi检测器
如上所述，MLSE的缺点在于，它的复杂性随信道记忆力呈指数 增长。认为用于最大可能数据序列的检测的更少状态将减少所需要的硬件或计算努力。带局部反馈的减少状态Viterbi检测可以通过将几个分开的状态合并为一个单一减少状态并且每个减少状态只保留一个幸存路径而达到这一点。对于每个减少状态，通过以局部反馈方式使用来自相应的幸存路径中的信道码元，可以消除在减少状态中没有考虑的ISI。带局部反馈的减少状态Viterbi检测也被称为“减少状态序列估值（RSSE）”、“(延时)判决反馈序列估值”和“并行判决反馈均衡”等等。
在RSSE的最简单的变例中，减少状态βn′是通过不考虑所有L个信息码元而只考虑用于定义栅格状态的过去的K个信息码元得到的：
β′n=(bn-1，bn-2，....，bn-K)，0≤K≤L， (8)
其中K被称为截短信道记忆力。在减少状态栅格中的状态数目于是被给出为：
2K. (9)
减少状态βn’不包含关于由信道码元（an-K-1,an-K-2,…,an-L）引起的ISI的信息。原理上，这个减少状态可以通过以下方式获得：把在公式（4）中定义的、具有相同的信息码元序列（bn-1,bn-2,…,bn-K）但具有不同的序列（bn-K-1,bn-K-2,…,bn-L）的所有初始状态βn分组成一个单一减少状态βn’。所以，这个减少状态对于与信道系数（fK+1,fK+2,…,fL）相关联的ISI没有作出任何表述。但对这个ISI分量的估值可以通过考虑来自到该状态的幸存序列中的相应信道码元而进行计算。对应于一个状态的ISI不象在MLSE中那样是事先已知的，而必须在每个检测步骤通过使用来自相应的幸存路径的信道码元而确定。令σn表示在减少状态栅格中的状态，即σn=βn′。对于状态σn的ISI估值un(σn)在时间步n被计算为
其中是对应于到状态σn的幸存序列并与栅格阶n-i有关的信道码元。在公式（10）的右端的第一项计算由于在公式（8）中对减少状态的定义而事先已知的ISI分量。在公式（10）的右端的第二项是由 在公式（8）的减少状态定义中被忽略的信道抽头引起的ISI分量。这个ISI项在每个检测步骤是通过使用相应的幸存码元作为局部反馈而对于给定的状态来计算的。
利用ISI估值un(σn)，对于从状态σn出发到达后继状态σn+1并且对应于信道码元an的转移的分支度量值可被计算为：
λn(σn，an)=(rn-f0·an-un(σn))2. (11)
如在MLSE中那样，在从所有可能的前驱状态{σn}出发的路径延伸当中具有路径度量值Γn+1(σn+1)的、到状态σn+1的最大可能幸存路径利用ACS运算来确定：
其中减少状态是通过仅仅考虑在公式（8）中的截短信道记忆力而被定义的RSSE的版本被称为（延时）判决反馈序列估值（DFSE），例如在A.Hallen和C.Heegard,“DelayedDecision-Feedback Sequence Estimation,”IEEE Transaction on Communications,426-436(May1989)中描述的。减少状态栅格也可以通过把集合划分原理应用到信道码元数字字母而被构建，如在M.V.Eyuboglu和S.U.Qureshi,“Reduced-State SequenceEstimation With Set Partitioning and Decision-Feedback,”IEEE Transaction onCommunications,13-20(Jan.1988)中建议的。最近，在B.E.Spinner和J.Huber,“Design ofHyper States for Reduced-State Sequence Estimation,”(Electronics andCommunication),17-26(1996)中给出用于减少状态的定义的更一般的法则。本发明可被应用于这样的一般的RSSE方法。另外，本发明可被应用于被称为并行判决反馈均衡的、另一个子类的RSSE，如在Lee和Messerschmidt,“Digital Communication”,2nd ed.(1994)中描述的。这些文献每个以引用的方式被包含进来。
现在将针对L=4和K=1的情形说明RSSE。于是，在减少状态栅格中的状态根据公式（8）被定义为：
β′n＝(bn-1) (13)
并且在减少状态栅格中的状态的数目等于2l＝2。图4显示描述具有记 忆力L=4的ISI信道的、对应于图3的完整状态栅格300的减少状态栅格400。在减少状态栅格中在时间n的状态用σn表示，即σn=βn’。有两个信道状态，对应于信息码元bn=0和bn=1的两个分支使得每个状态σn到达各个后继状态{σn+1}。
图5是对于带局部反馈的示例性的传统的减少状态Viterbi检测器500的示意性框图。如图5所示，减少状态检测器500包括判决反馈单元，它使用局部反馈根据公式（10）计算对每个栅格状态的单独的ISI估值；分支度量值单元（BMU），它计算所有转移的分支度量值；加比选单元(ACSU)，用来确定到每个状态的最佳幸存路径，以及幸存路径存储单元（SMU），用来存储幸存路径。
如图5所示，由于局部反馈，主路径510由包括每个处理模块（即，BMU，ACSU，SMU和DFU）的递归环组成。由于沿这个主路径510的所有运算在一个时钟周期内执行，所以这个递归环限制最大的可达到的数据速率。所以，带局部反馈的减少状态Viterbi检测器的最大数据速率明显低于仅仅由ACS功能限制的、不带局部反馈的Viterbi检测器的最大数据速率。
图6显示具有记忆力L=4和缩短的信道记忆力K=1的、对应于图4的栅格400的、带局部反馈的详细的状态并行减少状态Viterbi检测器实施方案600。是来自到状态0n的幸存路径的、对于时间步n-4的幸存码元。sn+1(0n+1)是对于到状态0n+1的两个路径延伸的ACS判决。对于每个减少状态存储L-k个幸存码元 的SMU的部分是用寄存器交换结构实现的，因为这些判决对于在DFU中无延时地计算ISI估值是必需的。使用寄存器交换结构的SMU的实施方案，例如是在R.Cypher和C.B.Shung,“Generalized Trace-back Technique for Survivor Memory Management in theViterbi Algorithm,”Journal of VLSI Signal Processing,85-94(1993)中描述的。因为所讨论的示例性信道使用二信号电平，在DFU中的乘法器可以通过移位运算来实施。在BMU中用于欧几里德距离计算的平方运算可以通过使用随机逻辑或查找表而近 似实现。
例如实施RSSE的、带局部反馈的减少状态Viterbi检测与实施相同信道记忆力L的MLSE的完全状态Viterbi检测相比具有较低的计算复杂性。然而，这是以长得多的主路径为代价得到的，该路径在图6上是用点线画出的。主路径包括在DFU中的一次码元乘法和L－K次加法（在公式（10）的右侧的第一项可以在环路外面被计算），在BMU中的一次加法、减法和平方运算，在ACSU中的一次加比运算，以及在SMU中的2到1复接。沿这个主路径的所有运算必须在一个码元周期内完成，并且不能是流水线的。与此相反，在Viterbi检测器中的主路径仅仅包括ACS运算。所以，带局部反馈的减少状态Viterbi检测器实施方案的最大数据速率与执行MLSE的Viterbi检测器相比较有可能大大降低。此外，带局部反馈的减少状态Viterbi检测器实施方案的最大吞吐率取决于信道记忆力，它随着L增加而减小。
具有流水线式DFU的减少状态Viterbi检测器实施方案
带局部反馈的减少状态Viterbi检测器实施方案的最大数据速率可以通过预先计算所有可能的分支度量值而被改进，正如在名称为“Method and Apparatus forPrecomputation and Pipelined Selection of Branch Metrics in a Reduced StateViterbi Detection”的、美国专利申请序列号No.10/853,089中公开的。然而，当信道记忆力L很大时，预先计算所有可能的分支度量值变得非常昂贵，因为分支度量值候选者随后继者的数目的增加呈指数增加。计算部分幸存路径的基于部分ISI的估值并且以流水线方式根据ACS判决选择对应于所选择的幸存路径的估值可以用较少的硬件成本缩短减少状态Viterbi检测器实施方案的主路径。基于部分ISI的估值是ISI估值或无ISI信号估值。用于这样的减少状态Viterbi检测器实施方案的体系结构显示于图7。大多数或所有的ISI估值在这个体系结构中不是主路径的一部分，而与基于部分ISI的估值的流水线计算有关的硬件额外开销是信道记忆力L的线性函数。
图7是包含本发明的特征的减少状态Viterbi检测器700的示意性框图。如图7所示，减少状态Viterbi检测器700包括流水线判决反馈单元710、分支度量值单元720、加比选单元730和幸存路径存储单元740。根据本发明的一个方面，流水线判决反馈单元710以流水线方式计算对部分幸存路径的部分ISI估值或部分无ISI信号估值。对应于所选择的幸存路径的部分ISI估值或部分无ISI信号估值是基于ACS判决来选择的。分支度量值单元720使用基于ISI的估值来计算所有转移的分支度量值，其中基于ISI的估值是考虑所有后继抽头的部分ISI估值或无ISI信号估值。加比选单元730确定到每个状态的最佳幸存路径。幸存路径存储单元740存储幸存路径。
具有一个流水线级的DFU的实施方案
对应于从时间n到时间n+1的转移的部分ISI估值可以在时间n-1基于进入时间n-1状态的路径中的幸存码元进行预计算。考虑信道系数fK+1,fK+2,…,fL并基于到状态σn-1的幸存路径中的码元的部分ISI估值被给出为：
考虑信道系数fK+1,fK+2,…,fL并基于到状态σn的幸存路径中的码元的部分ISI估值被给出为：
这个部分ISI估值可以从根据（14）计算出的部分ISI估值当中进行选择。该选择是使用对到σn的幸存路径的ACS判决，在σn的与前驱状态σn-1有关的数值当中作出的：
例如，对于L=4和K=1，对于在时间n的状态0n的部分ISI估值un’(0n,[2,4])是通过根据ACS判决sn(0n)选择un’(0n-1,[2,4])或un’(1n-1,[2,4])而得到的。
顾及所有后继者的ISI估值通过把所选择的部分ISI估值和与信道系数f1,f2,…,fK有关的ISI项相加而给出：
在（17）的右侧的第二项中的信道码元由减少状态σn来确定。ISI估值un(σn)被用来根据（11）计算分支度量值。
在替换的实施方案中，计算的是部分无ISI信号估值，而不是部分ISI估值，其中部分无ISI信号估值q′n和无ISI信号估值qn由以下公式定义：
并且分支度量值根据下式计算：
λn(σn，an)=(qn(σn)-f0·an)2. (21)
通过在流水线式DFU中计算部分无ISI信号估值而不是部分ISI估值，可以缩短主路径，因为分支度量值计算不再需要考虑接收的信号rn。本发明可应用于在流水线式DFU中的部分ISI估值或部分无ISI信号估值的计算。
由于基于部分ISI的估值是提前一个时间步计算的，所以一个流水线级可以被插入在基于部分ISI的估值与分支度量值的计算之间，把主路径切割成两个部分。当L－K不大时，最大吞吐率仅由一次加法、误差度量值计算、ACSU中的加比运算以及2到1复接器的延时来限制。在传统的减少状态Viterbi检测器实施方案中使得延时正比于L-K的基于ISI估值的计算不再是主路径的一部分。
图8是显示作为图7的实施方案的、示例性的减少状态Viterbi检测器800的示意性框图。图8显示无ISI信号估值的流水线计算，其中L=4和K=1。减少状态Viterbi检测器800在DFU810中具有一个流水线级。如图8所示，流水线判决反馈单元810包括电路级814，它计算对于两个状态的两个部分无ISI信号估值。电路级814包括多个乘法器和加法器。电路级814的乘法器和加法器执行公式（14）和（18）。应当指出，用于构建高阶信道系数f4和f3的乘法器从幸存路 径存储单元840接收对于每个状态的幸存码元。
两个部分无ISI信号估值被施加到相应的选择器816-1和816-2，这两个选择器根据公式（19）使用ACS判决选择部分无ISI信号估值。对于一个状态进入每个选择器的输入是对于到该状态的幸存路径延伸的部分无ISI信号估值。流水线判决反馈单元810包括用于每个状态的一个带流水线寄存器818-1和818-2的流水线级。公式（20）由加f1的加法器来实现。
分支度量值单元820包括多个单元，这些单元根据公式（21）计算分支度量值。加比选单元830确定到每个状态的最佳幸存路径。为了更详细地讨论加比选单元830，例如，参阅每个在2004年5月25日提交的、美国专利申请序列号No.10/853,087,10/853,088,10/853,089,10/853,090，这些专利申请以引用的方式被包含进来。幸存路径存储单元840采用寄存器交换结构生成每个状态的幸存码元。
具有多个流水线级的DFU的实施方案
当L－K很大时，根据公式（14）或（18）计算部分ISI估值un’(σn-1,[K+1,L])或部分无ISI信号估值qn’(σn-1,[K+1,L])所引起的延时可能变得很明显，以致于该运算决定了主路径。然而，还有可能使基于部分ISI的估值的计算流水化。对于与从时间n到时间n+1的转移有关的分支度量值所需的部分ISI估值可能已在时间n-M时被计算，其中1≤M≤L－K。
考虑信道系数fM+1,fM+2,…,fL并且使用与在时间n-M可得到的状态σn-M的有关的信息的部分ISI估值被给出为：
应当指出，在这个公式的右端的第一项中使用的K个信道码元由信道状态σn-M决定，来自到该状态的幸存路径中的L－M－K个码元被用在公式（22）的右端的第二项中。部分ISI估值un’(σn-M,[M+1,L])可以提前M个时间步被计算。
根据计算的un′(σn-M,[M+1,L])和在以后的时间步n-M+1对于到状 态的幸存路径的ACS判决，部分ISI估值可以根据更新的幸存路径信息来确定。新的部分ISI估值un′(σn-M+1,[M+1,L])可以从对应于σn-M+1的前驱状态的计算出的部分ISI估值当中进行选择：
其中选择是根据ACS判决sn-M+1(σn-M+1)进行的。
更新的部分ISI估值的计算和选择可以通过根据以下公式递归地考虑剩余的信道系数而继续进行，其中1＜i＜M-1:
u′n(σn-i，[i+1，L])=u′n(σn-i，[i+2，L])+fi+1·an-i-1， (24)
公式（24）把与信道系数fi+1有关的ISI加到以前计算并选择出的部分ISI估值。信道码元an-i-1由状态σn-i确定。在（25）中的选择是根据对状态σn-i+1的ACS判决，即sn-i+1(σn-i+1)而进行的。
最后，考虑所有的后继抽头f1,f2,…,fL并且对应于来自到这个状态的幸存路径中的码元的、对状态σn的ISI估值根据下式来计算：
un(σn)＝u′n(σn，[1，L])=u′n(σn，[2，L])+f1·an-1. (26)
这个ISI估值被用来根据（11）计算分支度量值。由于这个ISI估值的计算提前M个时间单位开始，所以在硬件实施方案中可以插入M个流水线级。
图9是包含流水线判决反馈单元的另一个减少状态Viterbi检测器的示意性框图。如图9所示，流水线判决反馈单元910包括足够的流水线级，这样，来自幸存路径存储单元940的幸存码元不再需要被反馈到流水线判决反馈单元910。
图10是显示作为图9的实施方案的示例性的减少状态Viterbi检测器1000的示意性框图，其中L=4,K=1并且M=3。当参数M等于L－K时，正如这里的情形，ISI估值的计算是完全流水线式的，即，ISI项的每次相加都与一个流水线级有关。在这种情形下，流水线式DFU也不需要幸存码元信息来计算ISI估值，如图9和10所示。
减少状态Viterbi检测器1000在DFU1010中具有三个流水线级。如图10所示，流水线判决反馈单元1010具有三个相同的功能单元1005，每个单元一起计算对应于两个状态的两个部分ISI估值。每个 功能单元1005包括用于每个状态的加法器、流水线寄存器和选择器。再次应当指出，因为增加的流水线（相对于图8），幸存码元不再反馈到与更高阶信道系数有关的电路。
根据（22）计算考虑f4的部分ISI估值，并且根据（23）计算对应的新的部分ISI估值。还考虑f3和f2的部分ISI估值根据公式（24）进行计算，从到相关状态的路径延伸当中选择对应的新数值根据公式（25）进行。公式（26）解决还考虑f1的部分ISI估值的计算，这个部分ISI估值事实上是对相关状态的ISI估值，因为它考虑所有的后继信道系数。分支度量值根据（11）计算。应当指出，流水线式DFU1010计算部分ISI估值和ISI估值的负值，即，-un′和-un，而不背离本发明的精神。另外，本领域技术人员将会看到，在功能单元1005-1，1005-2，1005-3中可以使用减法器，而不是在流水线式DFU中的加法器，用来在对于本节所示的公式的微小算术修改后实现与附加信道系数f3、f2和f1有关的ISI。
在图10的每列复接器前面的连接网络反映了基础栅格的拓扑，在寄存器交换SMU中的复接器列的前面的连接网络同样如此。流水线式DFU1010的体系结构类似于SMU的寄存器交换实施方案（例如SMU1040）的体系结构。与寄存器交换SMU实施方案相反，流水线式DFU结构1010包括一个算术电路，例如每个寄存器的加法器或减法器，用来实现与至少一个信道系数有关的ISI项，并且寄存器存储部分ISI估值而不是幸存码元。
与图6所示的传统的DFU实施方案相反，数据路径对于局部连接是常规的。仅仅ACS判决是全局信号，而在传统的减少状态Viterbi寄存器结构中幸存码元必须从SMU反馈到DFU，潜在地引起较长的线路延时。在1005-3和1005-2中的部分ISI估值的计算是在主路径以外，并且总吞吐率仅由两次加法、误差度量值计算、加比和选择来限制。在这个体系结构中，只是对于复接器需要额外的硬件，复接器的数目随预计算深度M线性地增加。
图10的流水线式DFU可以通过进位保存算术来实施，以节省功 率，其中变换到非冗余数系统可以在与信道系数f1有关的最终流水线级之前完成。
由于在SMU中的幸存码元对于ISI估值的计算是不需要的，所以如果检测延时不是问题的话，可以以回溯的方式实施SMU，以节省功率，正如下面在题目为“回溯幸存者存储器”的一节中讨论的。
图11是显示作为图9的替换实施方案的示例性的减少状态Viterbi检测器1100的示意性框图，其中L=4,K=1,和M=3。减少状态Viterbi检测器1100以类似于图10的方式在DFU1110中具有三个流水线级。减少状态Viterbi检测器1100计算无ISI信号估值，这些信号估值被定义为如下：
q′n(σn-i，[i+1，L])＝q′n(σn-i，[i+2，L])-fi+1·an-i-1， (29)
qn(σn)＝q′n(σn，[1，L])=q′n(σn，[2，L])-f1·an-1. (31)
根据本发明的一个方面，流水线式DFU计算如图10所示的部分ISI估值或如图11所示的部分无ISI信号估值。在图10上，接收信号rn在流水线式DFU的输出端附近被考虑，而在图11上，接收信号rn在流水线式DFU的输入端附近被考虑。对于本发明，在流水线式DFU内的哪个地方考虑接收信号rn都没有关系。
图12是显示作为图9的替换实施方案的示例性的减少状态Viterbi检测器1200的示意性框图，其中L=4,K=1,和M=3。减少状态Viterbi检测器1200以类似于图10和图11的方式在DFU1210中具有三个流水线级。如图12所示，流水线判决反馈单元1110改变在流水线判决反馈单元1210的功能单元1205中的复接器和流水线寄存器的次序（相对于图11的实施方案）。流水线式DFU1210是通过使用在教科书Peter Pirsch,“Architecture for DigitalSignal Processing”(1998)中描述的割集变换技术从流水线式DFU1110得到的。
具有流水线式DFU和流水线式BMU的
减少状态Viterbi检测器实施方案
减少状态Viterbi检测器实施方案主路径可以通过预先计算分支度量值而进一步减少，如图13所示。对于L=4,K=1,和M=3的详细实施方案被显示于图14。与图11相比较，与信道系数f1有关的ISI项的相加和误差度量值计算被移动到最后的流水线寄存器和2到1复接器的前面。假设度量值计算具有等于一次加法的延时，主路径现在包括ACSU中的加比运算和2到1复接器。它具有与实施MLSE的Viterbi检测器中相同的长度。所以，这个减少状态Viterbi检测器体系结构将达到与不带有任何判决反馈的MLSE实施方案相同的吞吐率，即，最大时钟速度与在原始RSSE算法中作为判决反馈被用于计算ISI估值的幸存码元的数目（等于L－K）完全无关。与图11相比，在图14中计算两倍的分支度量值。
图13是包含本发明的特征的减少状态Viterbi检测器的示意性框图。如图13所示，减少状态Viterbi检测器1300包括流水线判决反馈单元1310、流水线分支度量值单元1320、加比选单元1330和幸存路径存储单元1340。再次地，流水线判决反馈单元1310以流水线方式计算基于部分ISI的估值。基于部分ISI的估值根据ACS判决被选择。流水线分支度量值单元1320使用由流水线判决反馈单元1310生成的基于ISI的估值来预先计算所有转移的分支度量值。加比选单元1330确定到每个状态的最佳幸存路径。幸存路径存储单元1340存储幸存路径。
图14是显示作为图13的实施方案的示例性的减少状态Viterbi检测器1400的示意性框图。减少状态Viterbi检测器1400在DFU1410中具有两个流水线级，它们计算部分无ISI信号估值。流水线分支度量值单元1420根据下式计算所有可能的、推测的分支度量值：
其中是推测的信道码元，an-2是由状态σn-1定义的。由于在本实施例中考虑的二电平调制，对于推测的信道系数可以假设有两个数 值，以及有两个状态，每个状态具有两个转移，总共预计算8个推测的分支度量值。以与选择基于部分ISI的估值类似的方式，根据ACS判决来选择正确的分支度量值。
回溯幸存者存储器
本发明的另一个优点在于，在图10、图11、图12和图14的实施例中，只有ACS判决被用来选择ISI估值或无ISI信号估值，而不需要将幸存码元反馈到流水线式DFU。当在流水线式DFU中仅仅使用ACS时，SMU1040、1140、1240和1440可以使用回溯结构来实施，因为不像在图6所示的传统的DFU实施方案中那样，幸存码元不被用于局部反馈。回溯幸存者存储器体系结构在R.Cypher和C.B.Shung,“Generalized Trace-back Technique for SurvivorMemory Management in the Viterbi Algorithm,”Journal of VLSI SignalProcessing,85-94(1993)；H.-L.Lou,“Implementing the Viterbi algorithm”,IEEESignal Processing Magazine,42-52(September1995)；或O.J.Joeressen和H.Meyr,“Viterbi Decoding with Dual Timescale Traceback Processing,”IEEEInternational Symposium on Personal,Indoor and Mobile Radio Communications,213-217(September1995)中描述，每个文献以引用的方式被包含进来。
在寄存器交换幸存者存储器实施方案中，对于每个状态的幸存码元在每个检测步骤被存储和更新。然而，在回溯实施方案中，ACS判决作为指针被存储在存储器中，检测出的码元通过回溯对应于幸存路径的指针而得到。因为回溯结构不需要在每个检测步骤更新所有的幸存码元，所以它比起寄存器交换结构需要较少的功耗。然而，回溯结构涉及到较大的检测延时，所以，它不适合用于图5所示的减少状态Viterbi检测器，其中为计算ISI估值和分支度量值的局部反馈需要零延时幸存码元。然而，在图10、图11、图12和图14上显示的公开的结构只使用ACS判决来选择和计算无ISI信号估值的ISI估值，因此使得有可能使用回溯结构来实施幸存者存储器SMU。在这种情形下， 回溯SMU比起对应的寄存器交换SMU实施方案需要小得多的功耗。
1000BASE-T千兆比特以太网
在未屏蔽的双绞线铜电缆上的1000BASE-T千兆比特以太网是在考虑后继ISI并译码栅格代码的序列检测器的设计方面的挑战性应用。本发明允许将序列检测器实施为在所需数据率下的带局部反馈的减少状态Viterbi检测器。
这里通过文献被引用的1000BASE-T千兆比特以太网标准，例如在IEEE标准802.3ab中描述的，定义了在吞吐率为1Gb/s的四对Category-5铜电缆上的全双工数据传输，如图15所示。
每对线1510同时以250Mb/s的速率发送和接收数据。混合器1520分离发送和接收路径。采用具有码元数值{-2,-1,0,1,2}的PAM-5调制。在线对末端的接收信号受到ISI、来自同一线对的发送信号的回波、来自本地发射机的近端串扰（NEXT）以及来自三个其它线对的远端发射机的远端串扰（FEXT）等等损害。
为了达到由1000BASE-T标准规定的小于10-10的误码率，需要均衡、回波与NEXT抵消。在1000BASE-T应用中可以忽略FEXT。1000BASE-T采用多维栅格编码调制使数据传输更可靠。规定的4D栅格码达到约6dB的无ISI的渐近编码增益。
1000BASE-T千兆比特以太网标准的成本经济的实施方案要求包括模拟和数字信号处理的整个收发信机被集成在单个芯片中。不带有模拟前端的简化的接收机结构1600显示于图16。除了序列检测器1610以外，图16只显示对应于一个线对的处理模块。
首先使用具有125MHz或更高采样率的AD变换器1620对1605的输出进行数字化。自适应前向均衡（FFE）1630去除先导ISI，使得信道是最小相位的，并且它白化噪声。来自对应于同一线对的发射机的回波和来自对应于相邻线对的发射机的NEXT分别通过相应的自适应抵消器1640、1650被抵消。在前向均衡1630、回波抵消1640和NEXT抵消1650后，信道脉冲响应1660只包括跨越约14个码元周期 的后继者。序列检测器1610考虑后继ISI，并译码栅格代码。序列检测器1610输入是在前向均衡、回波和NEXT抵消后的、对应于四个线对的四个接收信号。
在FFE、回波和NEXT抵消后，总信道可以通过使用图17所示的等效的离散时间信道模型1700来描述。不失一般性，假设信道系数是已知的，在特定的线对上的噪声是白色高斯噪声，并且在四个线对上的噪声序列是不相关的。
在1000BASE-T千兆比特以太网上，码元周期是125Mbaud，每个信息码元载送八个信息比特，即，bn=(bn(1),bn(2),…,bn(8))，其中bn(i)是信息码元bn的第i比特。这8个信息比特中的两个信息比特通过使用比率2/3的卷积编码器1705来编码，产生一个编码比特。八个信息比特和一个编码比特然后由映射器1710映射成4D码元an=(an(1),an(2),an(3),an(4))，其中PAM-5码元an(i)是在第i个线对上发送的。对应于特定线对的序列检测器1740的输入被给出为：
其中{fi}是后继信道系数，{wn}是对该线对的噪声采样，L是后继信道记忆力。在（32）中，线对号被省略，例如rn代表rn(i)，其中i是指四个线对之一。另外此后，当公式或变量是指四个线对的任一项时，线对号也将省略。
不失一般性，对应于抽头零的信道系数等于1，即，f0=1。这通常由接收机中的自动增益控制（AGC）电路实现。典型地，信道系数在大约14个码元周期后达到零的数值。这表示认为后继信道记忆力L=14是足够的。
具有8信息比特(bn(1),bn(2),…,bn(8))的信息码元bn在四个线对上以125MHz的速率传送。在这8个信息比特中,两个信息比特bn(1)和bn(2)被卷积编码器，产生一个编码的比特cn，如图18所示。图18是1000BASE-T千兆比特以太网中卷积编码的示意性框图。因为两个比特被编码，并且因为使用三个延时单元，所以这个代码通过图19所示的具有8个状态和每个状态4个分支的栅格进行描述。
在卷积编码后，9个比特被映射成4D码元an=(an(1),an(2),an(3),an(4))。遵循由Ungerbocck开发的子集划分原理，对应于an的4D码元数字字母被分成8个不同的4D子集S(0),S(1),…,S(7)，使得在图19的栅格中允许的序列之间的欧几里德距离最大化。两个信息比特bn(1)和bn(2)和编码的比特cn选择8个4D子集的一个子集，剩余的信息比特在选定的4D子集内选择一个特定的4D码元an。
图20显示在1000BASE-T千兆比特以太网中的一维子集划分2010和四维子集划分2020。在对应于单个线对的1D信号空间中，PAM-5码元星座图被划分成两个1-D子集A={-1,1}和B={-2,0,2}，导致在同一个1-D子集的码元之间的最小欧几里德距离Δ2=4（见图20）。通过级联四个1-D子集的不同组合，形成8个4-D子集S(0),S(1),…,S(7)。每个4-D子集包含A型和B型4-D码元。例如，子集S(0)的A型4-D码元包含对于所有四个线对的A型1-D码元。4-D子集划分保证在同一个4-D子集中的不同4-D码元之间的最小欧几里德距离Δ2=4以及在不同的偶数4-D子集（S(0),S(2),S(4),S(6)）或奇数4-D子集（S(1),S(3),S(5),S(7)）的4-D码元之间的最小欧几里德距离Δ2=2。
在图19所示的栅格中的每个转移对应于在图20的右侧的表中指定的一个4D子集。仅仅对应于偶数或奇数4D子集的分支离开或进入每个状态。所以，在允许的序列之间的最小欧几里德距离是Δ2=4，这对应于在无ISI的信道中相对于未编码的PAM-5的等于10log104=6dB的渐近编码增益。
在题目为“Method and Apparatus for Precomputation and PipelinedSelection of Branch Metrics in a Reduced State Viterbi Detection”的美国专利申请序列号No.10/853,089中描述了预先计算所有可能的分支度量值以缩短序列检测器1610的减少状态Viterbi检测器实施方案的主路径，该方案对于1000BASE-T千兆比特以太网而言，由于在这篇申请中采用的多维栅格代码而变得非常复杂。以流水线方式计算基于部分ISI的估值以便缩短主路径是更可行的。图21显示用于1000BASE-T千兆比特以太网的、具有两个流水线级的体系结构。 使用幸存码元提前两个时间步来预先计算基于部分ISI的估值，然后根据ACS判决选择正确的基于部分ISI的估值。所选择的基于部分ISI的估值被用来提前一个时间步预先计算1D误差度量值。根据ACS判决和幸存码元选择正确的1-D误差度量值。与图5所示的传统的减少状态Viterbi检测器实施方案相比，主路径被切割成三段，基于部分ISI的估值的计算、1-D误差度量值计算和ACS环路由一个流水线级互相分隔开。
用于多维栅格代码的、包含流水线式DFU和
流水线式BMU的减少状态Viterbi检测器结构
图21显示根据本发明的、包含流水线式DFU和流水线式BMU的、用于1000BASE-T千兆比特以太网的减少状态Viterbi检测器的实施方案。这个体系结构显示本发明如何被应用于采用多维栅格编码的通信系统，诸如1000BASE-T千兆比特以太网。不失一般性，现在假设由减少状态Viterbi检测器可以看到的信道记忆力是L=14，为减少状态定义所考虑的信道抽头数是K=0，并且减少状态栅格中的状态的数目等于栅格代码状态的数目，即，8个。在图21的体系结构中，基于部分ISI的估值提前两个时间步进行预计算，即M＝2。
令σn表示在由1000BASE-T标准规定的8状态代码栅格中的状态。考虑信道系数f3,f4,…,f14并且使用来自到状态σn的幸存路径中的码元的部分ISI估值根据（22）被给出为：
这个部分ISI估值可以从接收信号中被减去，得到作为部分消除ISI的对应信号估值：
q′n+2(σn，[3，14])=rn+2-u′n+2(σn，[3，14]). (34)
用于计算这个部分无ISI信号估值的体系结构2200被显示于图22。
考虑在时间n可得到的幸存码元信息的、对从n+1到n+2的转移的信号估值可以从对应于σn的前驱状态的预计算出的估值当中进行选 择：
其中该选择是通过对状态σn的ACS判决，即sn(σn)来确定的。这个选择电路2300在图23上被显示为用于状态0n。
也考虑与信道系数f2有关的ISI的部分无ISI信号估值可以根据下式计算（参阅（29））：
其中是来自到状态σn的幸存路径的最新码元。这个信号估值可以提前一个时间步被计算。在这个公开的、用于1000BASE-T千兆比特以太网的流水线式DFU实施方案中，与信道系数f2有关的ISI项不是由相关状态来确定，而是可以使用相应的幸存码元进行计算。
对于每个状态和线对，A型和B型1-D误差度量值可以根据对应的推测信号估值根据下式进行预计算：
其中和是就欧几里德距离而言最接近信号的最佳A型和B型1-D码元，是对于时间n的推测的数据码元。用于1-D误差度量值的预计算的体系结构2400被显示于图24，其中1-D误差度量值计算由图25所示的电路2500实施。图24上的码元乘法2410或图23的4到1复接器2310位于1-D误差度量值预计算的主路径上。另外，如图24和25所示，在一个时钟周期内执行三次加法2420、2430、2530、限幅(slicing)2510和平方2540。由于有四个线对，八个状态，对于的五种可能性（由于PAM-5信令）和对于的两种可能性（A型和B型1-D码元），所以总共必须预计算8×4×5×2＝320个1-D误差度量值。
对于每个线对、状态和1-D子集类型，有4×5＝20个预计算的1-D误差度量值候选者。在这些候选者中间，根据相应的ACS判决sn(σn)和幸存码元选择对应于从时间n到时间n+1的转移的正确的数值。图26是显示由电路2400计算的一维误差度量值的选择电路2600 的示意性框图。这个选择在图26所示的两级2610、2620中执行。首先，ACS判决sn(σn)确定对应于正确的前驱状态σn-1的五个推测的1-D误差度量值。然后，幸存码元选择1-D误差度量值，它假设 图26显示在相应的20个预计算的1-D误差度量值当中的1-D误差度量值en(0n,A)的选择。基于ACS判决的选择优选地在基于幸存码元的选择之前完成，因为ACS判决在最后的幸存码元之前就产生了。图26中的选择结构需要64次，因为在1000BASE-T千兆比特以太网中有64个1-D误差度量值必须被提供给每个栅格步骤。
图27是显示对应于栅格图的一个状态的幸存路径存储单元2700的行的示意性框图。示例性的幸存路径存储单元2700使用寄存器交换结构以14的合并深度被实施。头12列和第一行被显示于图27。对应于时间步n-1,n-2,…,n-12的幸存码元2710被用来计算如图22所示的部分无ISI信号估值。对应于时间步n-1的幸存码元也是在图24中计算部分无ISI信号估值和在图26中选择1-D误差度量值所必需的。
应当看到，这里显示和描述的实施方案和变例仅仅是说明本发明的原理，本领域技术人员可以实施各种修改方案而不背离本发明的精神和范围。

Claims (8)

1.一种用于使用减少状态检测技术计算信道的基于部分码间干扰的估值的方法，所述信道具有信道脉冲响应，所述方法包括以下步骤：
从先前对于到每个状态的路径延伸所计算出的基于部分码间干扰的估值当中，选择基于部分码间干扰的估值，所述基于部分码间干扰的估值是部分无码间干扰信号估值；以及
计算多个新的基于部分码间干扰的估值，其中，所述多个新的基于部分码间干扰的估值的至少一个是基于所选择的所述基于部分码间干扰的估值的，并且其中，所述多个新的基于部分码间干扰的估值包括一或多个部分码间干扰估值和部分无码间干扰信号估值，且其中所述先前计算的部分码间干扰估值和所选择的部分码间干扰估值存储在一或多个流水线寄存器和存储器中。
2.如权利要求1所述的方法，其中所述选择步骤是基于从相应状态的判决进行的。
3.如权利要求1所述的方法，其中考虑由于所述信道脉冲响应的多个信道系数造成的码间干扰的基于部分码间干扰的估值是基于码间干扰的估值。
4.如权利要求1所述的方法，其中所述计算步骤还包括将所述选择的基于码间干扰的估值和与至少一个其它信道系数有关的码间干扰相加的步骤。
5.一种对于具有信道脉冲响应的信道计算基于部分码间干扰的估值的流水线判决反馈单元，包括：
复接器，用于从先前所计算出的基于部分码间干扰的估值当中，选择基于部分码间干扰的估值，所述基于部分码间干扰的估值是部分无码间干扰信号估值；以及
处理元件，用于计算多个新的基于部分码间干扰的估值，其中，所述多个新的基于部分码间干扰的估值的至少一个是基于所选择的所述基于部分码间干扰的估值的，并且其中，所述多个新的基于部分码间干扰的估值包括一或多个部分码间干扰估值和部分无码间干扰信号估值，且其中所述先前计算的部分码间干扰估值和所选择的部分码间干扰估值存储在一或多个流水线寄存器和存储器中。
6.一种对于具有信道脉冲响应的信道计算基于部分码间干扰的估值的流水线判决反馈单元，包括：
至少一个功能性单元，用于计算多个新的基于部分码间干扰的估值，其中，所述多个新的基于部分码间干扰的估值包括一或多个部分无码间干扰信号估值，并且其中所述功能性单元包括：
至少一个复接器，用于从先前对于到一个状态的路径延伸所计算的基于部分码间干扰的估值当中，选择所述新的基于部分码间干扰的估值；
至少一个流水线寄存器，用于存储基于部分码间干扰的估值；以及
至少一个加法器，用于将一个考虑了与至少一个信道系数有关的码间干扰的数值、和部分码间干扰估值与部分无码间干扰信号估值中的一个相加。
7.一种对于具有信道脉冲响应的信道计算基于部分码间干扰的估值的流水线判决反馈单元，包括：
多个复接器，被配置为寄存器交换结构，用于从先前对于到一个状态的路径延伸所计算的基于部分码间干扰的估值当中，选择基于部分码间干扰的估值，所述基于部分码间干扰的估值是部分无码间干扰信号估值；
多个算术电路，计算多个新的基于部分码间干扰的估值,其中，所述多个新的基于部分码间干扰的估值的至少一个是基于所选择的所述基于部分码间干扰的估值的；以及
多个寄存器，用于存储所选择的所述基于部分码间干扰的估值和新计算的所述基于部分码间干扰的估值中的一个或多个。
8.一种计算基于部分码间干扰的估值的寄存器交换结构，包括多个功能性单元，其中每个功能性单元包括：
寄存器，存储基于部分码间干扰的估值，所述部分码间干扰的估值是部分无码间干扰信号估值；
复接器，使用判决来选择基于部分码间干扰的估值，所述判决是基于与所述基于部分码间干扰的估值以及所述判决相关的状态的；以及
算术电路，计算多个新的基于部分码间干扰的估值，其中，所述多个新的基于部分码间干扰的估值的至少一个是基于所选择的所述基于部分码间干扰的估值的。
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