JP4904276B2 - ローカル帰還のある低減状態ビタビ検出器内のパイプライン化判定帰還ユニット - Google Patents

Description

本出願は、それぞれ参照により本明細書に組み込まれている、「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｍｕｌｔｉｐｌｅ Ｓｔｅｐ Ｖｉｔｅｒｂｉ Ｄｅｔｅｃｔｉｏｎ ｗｉｔｈ Ｌｏｃａｌ Ｆｅｅｄｂａｃｋ」という表題の米国特許出願第１０／８５３，０８７号、「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅｄｕｃｅｄ−Ｓｔａｔｅ Ｖｉｔｅｒｂｉ Ｄｅｔｅｃｔｉｏｎ ｉｎ ａ Ｒｅａｄ Ｃｈａｎｎｅｌ ｏｆ ａ Ｍａｇｎｅｔｉｃ Ｒｅｃｏｒｄｉｎｇ Ｓｙｓｔｅｍ」という表題の米国特許出願第１０／８５３，０９０号、「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｐｒｅｃｏｍｐｕｔａｔｉｏｎ ａｎｄ Ｐｉｐｅｌｉｎｅｄ Ｓｅｌｅｃｔｉｏｎ ｏｆ Ｂｒａｎｃｈ Ｍｅｔｒｉｃｓ ｉｎ ａ Ｒｅｄｕｃｅｄ−Ｓｔａｔｅ Ｖｉｔｅｒｂｉ Ｄｅｔｅｃｔｏｒ」という表題の米国特許出願第１０／８５３，０８９号、「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｐｒｅｃｏｍｐｕｔａｔｉｏｎ ａｎｄ Ｐｉｐｅｌｉｎｅｄ Ｓｅｌｅｃｔｉｏｎ ｏｆ Ｉｎｔｅｒｓｙｍｂｏｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｅｓｔｉｍａｔｅｓ ｉｎ ａ Ｒｅｄｕｃｅｄ−Ｓｔａｔｅ Ｖｉｔｅｒｂｉ Ｄｅｔｅｃｔｏｒ」という表題の米国特許出願第１０／８５３，０８８号に関係する。
本発明は、一般に、等化、検出、および復号化の技術に関するものであり、より具体的には、複雑さを低減した系列推定技術の実装に関するものである。

磁気記録リード・チャネルは、アナログ・リード・チャネルを磁気媒体上に記録されたユーザー・データの推定値に変換するものである。リード・ヘッドおよび磁気媒体は、雑音および他の歪みをリード信号に持ち込む。磁気記録の情報密度が高まるにつれ、符号間干渉（ＩＳＩ）もより厳しいものとなる（つまり、チャネル・インパルス応答が長くなる）。リード・チャネル・チップにおいて、ビタビ検出器は、典型的には、符号間干渉および雑音の存在下で読み取りデータ・ビットを検出するために使用される。しかし、チャネル・インパルス応答が長い場合、ハードウェアは、ビタビ検出器に関連するハードウェアの複雑さがひどく大きくなるが、それは、ビタビ検出器が対象とする状態の数が、チャネル・インパルス応答の長さとともに指数関数的に増大するからである。ビタビ検出器の複雑さを軽減するための技術は多数提案または示唆されている。

例えば、ビタビ検出器のハードウェアの複雑さは、短くされたインパルス応答のみを考慮する低減状態トレリスを使用し、過去のサバイバー・シンボルをローカル帰還として使用することにより状態毎のインパルス応答のテールによる符号間干渉をキャンセルすることにより、低減することができる。例えば、参照により本明細書に組み込まれている、Ｊ．Ｗ．Ｍ．Ｂｅｒｇｍａｎｓ、「Ｄｉｇｉｔａｌ Ｂａｓｅｂａｎｄ Ｔｒａｎｓｍｉｓｓｉｏｎ ａｎｄ Ｒｅｃｏｒｄｉｎｇ」、Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ、３２６頁（１９９６年）または「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅｄｕｃｉｎｇ ｔｈｅ Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｃｏｍｐｌｅｘｉｔｙ ａｎｄ Ｒｅｌａｘｉｎｇ ｔｈｅ Ｃｒｉｔｉｃａｌ Ｐａｔｈ ｏｆ Ｒｅｄｕｃｅｄ−Ｓｔａｔｅ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ（ＲＳＳＥ）Ｔｅｃｈｎｉｑｕｅｓ」という表題のＨａｒａｔｓｃｈらに発行された米国特許第６，６９０，７５４号を参照のこと。

ローカル帰還のある低減状態ビタビ検出器の誤り率性能は、最尤系列推定（ＭＬＳＥ）を実行するローカル帰還のない完全状態ビタビ検出器の性能に近付けることができる。しかし、ローカル帰還のあるビタビ検出器実装の達成可能な最大データ転送速度は、１クロック期間にかなりの回数の演算を実行しなければならないので、ローカル帰還のないビタビ検出器実装と比べてかなり低い。したがって、ハイエンドのストレージ・アプリケーションを発展させるのに欠かせない高いデータ転送速度でローカル帰還のある低減状態ビタビ検出を実行するための方法および装置が必要である。
米国特許出願第１０／８５３，０８７号 米国特許出願第１０／８５３，０９０号 米国特許出願第１０／８５３，０８９号 米国特許出願第１０／８５３，０８８号 Ｊ．Ｗ．Ｍ．Ｂｅｒｇｍａｎｓ、「Ｄｉｇｉｔａｌ Ｂａｓｅｂａｎｄ Ｔｒａｎｓｍｉｓｓｉｏｎ ａｎｄ Ｒｅｃｏｒｄｉｎｇ」、Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ、３２６頁（１９９６年） 米国特許第６，６９０，７５４号 ＬｅｅおよびＭｅｓｓｅｒｓｃｈｍｉｄｔ、「Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ」、Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ、第２版、（１９９４年） Ａ．Ｄｕｅｌ−ＨａｌｌｅｎおよびＣ．Ｈｅｅｇａｒｄ、「Ｄｅｌａｙｅｄ Ｄｅｃｉｓｉｏｎ−Ｆｅｅｄｂａｃｋ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、４２８〜４３６頁（１９８９年５月） Ｍ．Ｖ．ＥｙｕｂｏｇｌｕおよびＳ．Ｕ．Ｑｕｒｅｓｈｉ、「Ｒｅｄｕｃｅｄ−Ｓｔａｔｅ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ Ｗｉｔｈ Ｓｅｔ Ｐａｒｔｉｔｉｏｎｉｎｇ ａｎｄ Ｄｅｃｉｓｉｏｎ−Ｆｅｅｄｂａｃｋ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、１３〜２０頁（１９８８年１月） Ｂ．Ｅ．ＳｐｉｎｎｌｅｒおよびＪ．Ｈｕｂｅｒ、「Ｄｅｓｉｇｎ ｏｆ Ｈｙｐｅｒ Ｓｔａｔｅｓ ｆｏｒ Ｒｅｄｕｃｅｄ−Ｓｔａｔｅ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ」、ＡＥＵ（Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、１７〜２６頁（１９９６年） Ｒ．ＣｙｐｈｅｒおよびＣ．Ｂ．Ｓｈｕｎｇ、「Ｇｅｎｅｒａｌｉｚｅｄ Ｔｒａｃｅ−Ｂａｃｋ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｓｕｒｖｉｖｏｒ Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ ｉｎ ｔｈｅ Ｖｉｔｅｒｂｉ Ａｌｇｏｒｉｔｈｍ」、Ｊｏｕｒｎａｌ ｏｆ ＶＬＳＩ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ、８５〜９４頁（１９９３年） Ｐｅｔｅｒ Ｐｉｒｓｃｈ、「Ａｒｃｈｉｔｅｃｔｕｒｅｓ ｆｏｒ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ」（１９９８年） Ｈ．−Ｌ．Ｌｏｕ、「Ｉｍｐｌｅｍｅｎｔｉｎｇ Ｖｉｔｅｒｂｉ ａｌｇｏｒｉｔｈｍ」、ＩＥＥＥ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｍａｇａｚｉｎｅ、４２〜５２頁（１９９５年９月） Ｏ．Ｊ．ＪｏｅｒｅｓｓｅｎおよびＨ．Ｍｅｙｒ、「Ｖｉｔｅｒｂｉ Ｄｅｃｏｄｉｎｇ ｗｉｔｈ Ｄｕａｌ Ｔｉｍｅｓｃａｌｅ Ｔｒａｃｅｂａｃｋ Ｐｒｏｃｅｓｓｉｎｇ」、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｅｒｓｏｎａｌ，Ｉｎｄｏｏｒ ａｎｄ Ｍｏｂｉｌｅ Ｒａｄｉｏ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、２１３〜２１７頁（１９９５年９月）

一般に、ローカル帰還のある低減状態ビタビ検出器で使用するためのパイプライン判定帰還ユニット（ＤＦＵ）が開示されている。開示されているパイプライン化判定帰還ユニットは、多数の部分的符号間干渉ベースの推定を計算することにより低減状態ビタビ検出器において達成可能な最大データ転送速度を改善し、この場合、部分的符号間干渉ベースの推定は、部分的符号間干渉推定であるか、または部分的符号間干渉なし信号推定のいずれかである。そのため、少なくとも１つの部分的符号間干渉ベースの推定が選択された部分的符号間干渉ベースの推定に基づく複数の部分的符号間干渉ベースの推定を計算し、ある状態への経路拡張のため計算されたいくつかの部分的符号間干渉ベースの推定から選択された部分的符号間干渉ベースの推定を選択する、パイプライン化判定帰還ユニットが、開示される。

例示的な一実装では、チャネル・インパルス応答を有するチャネルについて符号間干渉ベースの推定を計算するパイプライン化判定帰還ユニットが開示され、これは部分的符号間干渉ベースの推定を計算するための少なくとも１つの機能ユニットを備える。機能ユニットは、ある状態への経路拡張について部分的符号間干渉ベースの推定から部分的符号間干渉ベースの推定を選択するための少なくとも１つのマルチプレクサ、部分的符号間干渉ベースの推定を格納するための少なくとも１つのパイプライン・レジスタ、および少なくとも１つのチャネル係数に関連付けられている符号間干渉を考慮する加算器または減算器などの少なくとも１つの算術演算回路を備える。

開示されている方法および装置は、さらに、銅線を使ったアプリケーションにおける１ Ｇｉｇａｂｉｔまたは１０ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）などの他のアプリケーションで使用することもできる。
本発明、さらに、本発明の他の特徴および利点をより完全に理解するために、以下の詳細な説明および図面を参照されたい。

本発明は、低減状態ビタビ検出器により達成されうる最大データ転送速度を高める。本発明の一態様によれば、部分的ＩＳＩベースの推定に基づきＩＳＩなし信号推定またはＩＳＩ推定を計算する低減状態ビタビ検出器用のパイプライン化判定帰還ユニットが実現され、そこでは、部分的ＩＳＩベースの推定は、ＡＣＳ判定を使用して関連付けられている状態へのサバイバー経路拡張についての値から選択される、選択された部分的ＩＳＩベースの推定を使用して計算される。部分的ＩＳＩベースの推定は、部分的ＩＳＩ推定または部分的ＩＳＩなし信号推定である。本発明の他の態様によれば、部分的ＩＳＩなし信号推定または部分的ＩＳＩ推定は、検出器において考慮されるトレリスの構造に対応するマルチプレクサ・ネットワーク構造を使用してパイプライン化方式で計算される。

低減状態系列推定（ＲＳＳＥ）、（遅延）判定帰還系列推定（ＤＦＳＥ）、および並列判定帰還等化（ＰＤＦＥ）とも呼ばれる、ローカル帰還のある低減状態ビタビ検出器の詳細については、例えば、参照により本明細書に組み込まれ、参照で引用されている、「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅｄｕｃｉｎｇ ｔｈｅ Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｃｏｍｐｌｅｘｉｔｙ ａｎｄ Ｒｅｌａｘｉｎｇ ｔｈｅ Ｃｒｉｔｉｃａｌ Ｐａｔｈ ｏｆ Ｒｅｄｕｃｅｄ−Ｓｔａｔｅ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ（ＲＳＳＥ）Ｔｅｃｈｎｉｑｕｅｓ」という表題のＨａｒａｔｓｃｈらの米国特許第６，６９０，７５４号を参照されたい。さらに、ＬｅｅおよびＭｅｓｓｅｒｓｃｈｍｉｄｔ、「Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ」、Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ、第２版、（１９９４年）も参照のこと。

図１は、ＩＳＩおよび加法的雑音のある通信チャネル１００に対する従来のシステム・モデルの略ブロック図である。例示的な実施形態は、ベースバンド通信に関して説明されているが、本明細書で説明されている技術は、当業者にとっては明らかなように、パスバンド通信システムにも応用することができる。さらに、図１では、トレリス符号化変調（ＴＣＭ）は、わかりやすくするために、採用されていないと仮定されているが、開示されている技術は、さらに以下で詳しく説明されるように、ＴＣＭまたは他の変調方式を使用する通信システムに一般化される。

変調器１１０は、情報シンボルｂ_ｎをチャネル・シンボルａ_ｎにマッピングする。わかりやすくするために、１情報シンボル当たりの情報ビット数は１であると仮定する。つまり、情報シンボルｂ_ｎは、単一の情報ビットｂ_ｎと同等であるということである。変調器１１０は、規則

に従って、情報シンボルｂ_ｎを２レベル・チャネル・シンボルａ_ｎにマッピングする。

本明細書で説明されている技術は、以下でさらに示されるように、他の変調方式および２つよりも多い信号レベルに容易に応用することができる。
ＩＳＩチャネル１００は、複数のフィルタ・タップを持つＦＩＲフィルタとしてモデル化され、それぞれのフィルタ・タップは１つのチャネル係数に関連付けられ、時刻ｎにおけるチャネル出力は、

で与えられ、ただし、式中、ｚ_ｎは、ＩＳＩされるチャネル出力であり、｛ｆ_ｉ｝、０≦ｉ≦Ｌは、チャネル係数であり、Ｌは、チャネル・メモリであり、ｗ_ｎは、雑音である。チャネル係数ｆ_１、ｆ_２、．．．、ｆ_Ｌに関連付けられているフィルタ・タップは、ポストカーサー・タップと呼ばれる。ｂ_ｎに対応する検出器１２０の判定は、

により表される。

ＩＳＩチャネル出力ｚ_ｎは、現在のチャネル・シンボルａ_ｎおよび過去のＬ個の送信済みチャネル・シンボル｛ａ_ｎ−ｉ｝、１≦ｉ≦Ｌに依存する。この出力は、有限状態機械（ＦＳＭ）モデルを使用してＬ個の過去の送信済みチャネル・シンボルの関数として記述することができるが、ただし、時刻ｎにおけるチャネル状態は、
α_ｎ＝（ａ_ｎ−１，ａ_ｎ−２，．．．，ａ_ｎ−Ｌ） （３）
により定義される。
チャネル状態は、Ｌ個の過去の送信済み情報ビット、
β_ｎ＝（ｂ_ｎ−１，ｂ_ｎ−２，．．．，ｂ_ｎ−Ｌ） （４）
に関して同等に定義される。
式（３）または（４）から、チャネル状態の個数は、
２^Ｌ （５）
で与えられることは明白である。

表記を簡単にするため、ベクトル（ｂ_ｎ−１，．．．，ｂ_{ｎ−Ｌ＋１}，ｂ_ｎ−Ｌ）に対応する整数値は、チャネル状態β_ｎを表すために使用される。例えば、０_ｎは、β_ｎ＝（０，．．．，０，０）を表し、１_ｎは、β_ｎ＝（０，．．．，０，１）を表す。

ＩＳＩチャネル１００を記述するＦＳＭプロセスは、メモリＬ＝１のチャネルについて、図２に示されている、トレリス図２００を使用して視覚化されうる。考察されている例示的な符号化されていないチャネル・モデルでは、時刻ｎでのトレリス状態は、σ_ｎにより表され、チャネル状態に等しい、つまり、σ_ｎ＝β_ｎである。図２において、実線は、サバイバー経路に対応し、点線は、破棄された遷移に対応し、波線は、経路拡張に対応している。２つのチャネル状態があり、情報シンボルｂ_ｎ＝０およびｂ_ｎ＝１に対応する２つの分岐は、それぞれの状態σ_ｎを出て、それぞれの後続状態｛σ_ｎ＋１｝に達する。チャネル状態の個数は、チャネル・メモリに関して指数関数的に増大することが、式（５）からわかる。

図２は、時間ステップｎでのビタビ・アルゴリズムの演算を示している。この時点で、ビタビ・アルゴリズムは、すでに、状態０_ｎへのサバイバー経路を決定しており、これは、存続状態系列｛０_ｎ，１_ｎ−１，０_ｎ−２，１_ｎ−３，．．．｝に対応する。状態１_ｎへのサバイバー経路は、この実施例では、状態系列｛１_ｎ，０_ｎ−１，０_ｎ−２，１_ｎ−３，．．．｝に対応する。ビタビ・アルゴリズムでは、これら２つのサバイバー経路に基づき、後述の方法で状態０_ｎ＋１および１_ｎ＋１へのサバイバー経路を決定する。

まず、ビタビ・アルゴリズムは、σ_ｎからσ_ｎ＋１への状態遷移に対する枝メトリックを計算する。加法的白色ガウス雑音を有するチャネルについては、最適な枝メトリックは、受信シンボルｒ_ｎとそれぞれの遷移状態に対応する理想的ＩＳＩチャネル出力ｚ_ｎとの間のユークリッド距離である。状態σ_ｎからの遷移では、枝メトリックは、

により与えられ、式中、ａ_ｎは、状態σ_ｎから後続状態σ_ｎ＋１への遷移に関連付けられているチャネル・シンボルである。本明細書で説明されている技術は、枝メトリックを計算する方法とは無関係である、つまり枝メトリックは、受信シンボルｒ_ｎと理想的ＩＳＩチャネル出力ｚ_ｎとの間の差の絶対値を使用することにより計算することもできる。

図２のトレリス２００では、状態σ_ｎ＋１への２つの経路拡張があり、例えば、状態０_ｎ＋１は、状態０_ｎおよび１_ｎから到達可能である。特定の状態σ_ｎ＋１への２つの経路拡張のうちから、ビタビ・アルゴリズムは、この状態への最もありえそうな経路に対応するように、最小の経路メトリックを持つ１つの拡張のみを保持する。状態σ_ｎから発し、σ_ｎ＋１に至る経路に対するメトリックは、先行状態σ_ｎに対する経路メトリックΓ_ｎ（σ_ｎ）と遷移に対する枝メトリックλ_ｎ（σ_ｎ，ａ_ｎ）とを加算することにより計算される。

新しい状態σ_ｎ＋１への最良のサバイバー経路を決定する３つの演算、つまり、先行状態σ_ｎの対応する経路メトリックと新しい状態σ_ｎ＋１への拡張に対する枝メトリックを足し合わせる演算、これらの拡張系列の経路メトリックを比較する演算、新しい状態に対するサバイバー系列として最小の経路メトリックを持つ拡張を選択する演算は、加算−比較−選択（ＡＣＳ）と呼ばれ、これは、

により記述することができる。

すでに示されているように、本発明は、さらに、枝メトリックが別の方法で計算される場合にも適用することができる。当業で知られているように、いくつかの枝メトリック定義では、ある状態への最良の経路は、最大（最小の代わりに）の経路メトリックを持つ経路により与えられる。このような場合、式（７）により記述されるＡＣＳ演算は、最小演算の代わりに最大演算を伴う。

図２の実施例では、状態０_ｎおよび１_ｎへの２つのサバイバー系列は、時間ステップｎ−２で単一経路にマージされる。一般に、すべてのサバイバー経路は、高い確率で、ある検出遅延Ｄの経過後に単一経路にマージされる。そのため、情報シンボルは、この時間ステップ以降から一意に検出することができる。したがって、一定の検出遅延を持つビタビ・アルゴリズムを実装することが可能である。第１の情報シンボルが検出できる前に、送信された系列全体を処理する必要はない。一般に、検出遅延Ｄは、基礎のＦＳＭプロセスのメモリの約５倍でなければならない。ＩＳＩチャネルについては、メモリは、Ｌに等しい。典型的には、Ｄに対するよい値は、Ｄの異なる値について誤差率シミュレーションを実行することにより決定される。

図３は、メモリＬ＝４を持つＩＳＩチャネルを記述するトレリス３００を例示している。時刻ｎでのトレリス状態は、σ_ｎにより表され、考察されている例示的な符号化されていないチャネル・モデルでは、チャネル状態に等しい、つまり、σ_ｎ＝β_ｎである。１６個のチャネル状態があり、情報シンボルｂ_ｎ＝０およびｂ_ｎ＝１に対応する２つの分岐は、それぞれの状態σ_ｎを出て、それぞれの後続状態｛σ_ｎ＋１｝に達する。

ローカル帰還のある低減状態ビタビ検出
上で示されているように、ＭＬＳＥの欠点は、複雑度がチャネル・メモリとともに指数関数的に増大することである。最もありえそうなデータ系列の検出について考慮する状態が少ないほど、必要なハードウェアまたは計算量は少なくて済む。ローカル帰還のある低減状態ビタビ検出では、複数の別々の状態を単一の低減状態にマージし、低減状態１つにつき１つのサバイバー経路のみを保持することによりこれを遂行する。低減状態では考慮されないＩＳＩは、ローカル帰還方法で対応するサバイバー経路からのチャネル・シンボルを使用することによりそれぞれの低減状態についてキャンセルされる。ローカル帰還のある低減状態ビタビ検出は、「低減状態系列推定（ＲＳＳＥ）」、「（遅延）判定帰還系列推定」、「並列判定帰還等化」などとも呼ばれる。
ＲＳＳＥの最も単純な変更形態では、低減状態

は、Ｌ個のすべての情報シンボルを考慮するのではなく、トレリス状態の定義

に対する過去のＫ個の情報シンボルのみを考慮することにより得られ、式中、Ｋは、切り詰めチャネル・メモリと呼ばれる。そこで、低減状態トレリスにおける状態の個数は、
２^Ｋ （９）
で与えられる。
低減状態

は、チャネル・シンボル（ａ_{ｎ−Ｋ−１}，ａ_{ｎ−Ｋ−２}，．．．，ａ_ｎ−Ｌ）により引き起こされるＩＳＩに関する情報を含まない。概念上、この低減状態は、異なる系列（ｂ_{ｎ−Ｋ−１}，ｂ_{ｎ−Ｋ−２}，．．．，ｂ_ｎ−Ｌ）を除く、同じ情報シンボル系列（ｂ_ｎ−１，ｂ_ｎ−２，．．．，ｂ_ｎ−Ｋ）とともに式（４）で定義されているようなすべてのオリジナルの状態βｎを単一の低減状態

にグループ化することにより得られる。したがって、この低減状態は、チャネル係数（ｆ_Ｋ＋１，ｆ_Ｋ＋２，．．．，ｆ_Ｌ）に関連するＩＳＩについて何も語らない。しかし、このＩＳＩ成分に対する推定は、サバイバー系列からこの状態へのそれぞれのチャネル・シンボルを考慮することにより計算することができる。ある状態に対応するＩＳＩは、ＭＬＳＥの場合のようにアプリオリに知られているわけではなく、対応するサバイバー経路からのチャネル・シンボルを使用することによりそれぞれの判定ステップで決定されなければならない。σ_ｎは、低減状態トレリスにおける状態を表す、つまり、

であるものとする。状態σ_ｎに対するＩＳＩ推定ｕ_ｎ（σ_ｎ）は、時間ステップｎで

として計算され、式中、

は、状態σ_ｎへのサバイバー系列に対応し、トレリス・ステップｎ−ｉに関連する、チャネル・シンボルである。式（１０）の右辺の第１項では、式（８）の低減状態の定義によりアプリオリに知られているＩＳＩ成分を計算する。式（１０）の右辺の第２項では、式（８）の低減状態の定義で無視されたチャネル・タップにより引き起こされるＩＳＩ成分を計算する。このＩＳＩ項は、それぞれのサバイバー・シンボルをローカル帰還として使用することにより与えられた状態について検出ステップ毎に計算される。

ＩＳＩ推定ｕ_ｎ（σ_ｎ）では、状態σ_ｎから発し、後続状態σ_ｎ＋１に進み、チャネル・シンボルａ_ｎに対応する遷移に対する枝メトリックは、
λ_ｎ（σ_ｎ，ａ_ｎ）＝（ｒ_ｎ−ｆ_０・ａ_ｎ−ｕ_ｎ（σ_ｎ））^２ （１１）
として計算することができる。
ＭＬＳＥの場合と同様に、可能なすべての先行状態｛σ_ｎ｝からの経路拡張の間の経路メトリックΓ_ｎ＋１（σ_ｎ＋１）を持つ状態σ_ｎ＋１への最もありえそうなサバイバー経路は、ＡＣＳ演算

により決定される。

式（８）の場合のように切り詰められたチャネル・メモリだけを考慮することにより低減状態が定義されるＲＳＳＥのバージョンは、（遅延）判定帰還系列推定（ＤＦＳＥ）と呼ばれ、例えば、Ａ．Ｄｕｅｌ−ＨａｌｌｅｎおよびＣ．Ｈｅｅｇａｒｄ、「Ｄｅｌａｙｅｄ Ｄｅｃｉｓｉｏｎ−Ｆｅｅｄｂａｃｋ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、４２８〜４３６頁（１９８９年５月）で説明されている。低減状態トレリスは、集合分割原理をチャネル・シンボル・アルファベットに適用することにより構築することもでき、これは、Ｍ．Ｖ．ＥｙｕｂｏｇｌｕおよびＳ．Ｕ．Ｑｕｒｅｓｈｉ、「Ｒｅｄｕｃｅｄ−Ｓｔａｔｅ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ Ｗｉｔｈ Ｓｅｔ Ｐａｒｔｉｔｉｏｎｉｎｇ ａｎｄ Ｄｅｃｉｓｉｏｎ−Ｆｅｅｄｂａｃｋ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、１３〜２０頁（１９８８年１月）で示唆されているとおりである。最近、低減状態の定義に対するなおいっそう一般的な規則が、Ｂ．Ｅ．ＳｐｉｎｎｌｅｒおよびＪ．Ｈｕｂｅｒ、「Ｄｅｓｉｇｎ ｏｆ Ｈｙｐｅｒ Ｓｔａｔｅｓ ｆｏｒ Ｒｅｄｕｃｅｄ−Ｓｔａｔｅ Ｓｅｑｕｅｎｃｅ Ｅｓｔｉｍａｔｉｏｎ」、ＡＥＵ（Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ）、１７〜２６頁（１９９６年）に掲載された。本発明は、このような一般的なＲＳＳＥ法に適用することができる。それに加えて、本発明は、ＬｅｅおよびＭｅｓｓｅｒｓｃｈｍｉｄｔ、「Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ」、第２版、（１９９４年）で説明されている、並列判定帰還等化と呼ばれる、ＲＳＳＥの他のサブクラスに適用することができる。これらの刊行物は、それぞれ、参照により本明細書に組み込まれている。
次に、ＲＳＳＥは、Ｌ＝４およびＫ＝１の場合について説明される。次いで、低減状態トレリスの状態は、式（８）により

として定義され、低減状態トレリスの状態の個数は、２^１＝ ２ に等しい。図４は、メモリＬ＝４を持つＩＳＩチャネルを記述する図３の完全状態トレリス３００に対応する低減状態トレリス４００を例示している。低減状態トレリスにおける時刻ｎでの状態は、σ_ｎにより表される、つまり

である。２つのチャネル状態があり、情報シンボルｂ_ｎ＝０およびｂ_ｎ＝１に対応する２つの分岐は、それぞれの状態σ_ｎを出て、それぞれの後続状態｛σ_ｎ＋１｝に達する。

図５は、ローカル帰還のある例示的な従来の低減状態ビタビ検出器５００の略ブロック図である。図５に示されているように、低減状態検出器５００は、ローカル帰還を使用して式（１０）によりそれぞれのトレリス状態について別々のＩＳＩ推定を計算する判定帰還ユニット、すべての遷移について枝メトリックを計算する枝メトリック・ユニット（ＢＭＵ）、それぞれの状態への最良のサバイバー経路を決定する加算−比較−選択ユニット（ＡＣＳＵ）、およびサバイバー経路を格納するサバイバー・メモリ・ユニット（ＳＭＵ）を備える。

図５に示されているように、ローカル帰還により、臨界経路５１０は、処理ブロック（つまり、ＢＭＵ、ＡＣＳＵ、ＳＭＵ、およびＤＦＵ）のそれぞれを含む再帰的ループからなる。この臨界経路５１０にそったすべての演算は、１クロック期間内に実行されなければならないため、この再帰的ループは、最大達成可能データ転送速度を制限する。したがって、ローカル帰還のある低減状態ビタビ検出器の最大データ転送速度は、ＡＣＳ機能のみにより制限される、ローカル帰還のないビタビ検出器の最大データ転送速度よりも著しく低い。

図６は、メモリＬ＝４および短くしたチャネル・メモリＫ＝１を持つ、図４のトレリス４００に対応するローカル帰還のある詳細状態並列低減状態ビタビ検出器実装６００を例示している。

は、サバイバー経路から状態０_ｎへの時間ステップｎ−４でのサバイバー・シンボルである。ｓ_ｎ＋１（０_ｎ＋１）は、状態０_ｎ＋１への２つの経路拡張に対するＡＣＳ判定である。それぞれの低減状態に対するＬ−Ｋサバイバー・シンボル

を格納するＳＭＵの部分は、レジスタ交換アーキテクチャにより実装されるが、これらの判定は、遅延のないＤＦＵにおけるＩＳＩ推定の計算に必要である。レジスタ交換アーキテクチャを使用したＳＭＵの実装は、例えば、Ｒ．ＣｙｐｈｅｒおよびＣ．Ｂ．Ｓｈｕｎｇ、「Ｇｅｎｅｒａｌｉｚｅｄ Ｔｒａｃｅ−Ｂａｃｋ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｓｕｒｖｉｖｏｒ Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ ｉｎ ｔｈｅ Ｖｉｔｅｒｂｉ Ａｌｇｏｒｉｔｈｍ」、Ｊｏｕｒｎａｌ ｏｆ ＶＬＳＩ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ、８５〜９４頁（１９９３年）で説明されている。説明されている例示的なチャネルでは、２つの信号レベルを使用しているため、ＤＦＵ内の乗算器は、シフト演算により実装することができる。ＢＭＵにおけるユークリッド距離計算の平方演算は、ランダム論理またはルックアップ・テーブルを使用して近似することができる。

例えばＲＳＳＥを実装するローカル帰還のある低減状態ビタビ検出は、処理する状態が少ないので、同じチャネル・メモリＬについてＭＬＳＥを実装する完全状態ビタビ検出よりも低い計算複雑度に関連付けられる。しかし、これは、点線を使用して図６に示されている、著しく長い臨界経路と引き換えにして成り立つ。臨界経路は、ＤＦＵにおける１回のシンボル乗算とＬ−Ｋ回の加算（式（１０）の右辺の第１項は、ループの外で計算することができる）、ＢＭＵにおける１回の加算、減算、および平方演算、ＡＣＳＵにおける１回の加算−比較、およびＳＭＵにおける２対１のＭＵＸを含む。この臨界経路にそったすべての演算は、１シンボル期間に完了されなければならず、パイプライン化することができない。これとは対照的に、ビタビ検出器内の臨界経路は、ＡＣＳ演算を含むだけである。したがって、ローカル帰還のある低減状態ビタビ検出器実装の最大データ転送速度は、ＭＬＳＥを実行するビタビ検出器と比較して潜在的にかなり少なくなる可能性がある。さらに、ローカル帰還のある低減状態ビタビ検出器実装の最大スループットは、Ｌが増大すると減少するような形でチャネル・メモリに依存する。

パイプライン化ＤＦＵを持つ低減状態ビタビ検出器実装
帰還のある低減状態ビタビ検出器実装の最大データ転送速度は、「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｐｒｅｃｏｍｐｕｔａｔｉｏｎ ａｎｄ Ｐｉｐｅｌｉｎｅｄ Ｓｅｌｅｃｔｉｏｎ ｏｆ Ｂｒａｎｃｈ Ｍｅｔｒｉｃｓ ｉｎ ａ Ｒｅｄｕｃｅｄ−Ｓｔａｔｅ Ｖｉｔｅｒｂｉ Ｄｅｔｅｃｔｏｒ」という表題の米国特許出願第１０／８５３，０８９号で開示されているように、可能なすべての枝メトリックを事前に計算することにより改善することができる。しかし、枝メトリックの候補の個数がポストカーサーの個数とともに指数関数的に増大するので、可能なすべての枝メトリックを事前に計算することは、チャネル・メモリＬが大きい場合には非常に大きな負担となる。部分的サバイバー経路に対する部分的ＩＳＩベースの推定を計算し、パイプライン化方式のＡＣＳ判定に基づいて選択されたサバイバー経路に対応する推定を選択することにより、ハードウェア・コストをあまりかけずに低減状態ビタビ検出器実装の臨界経路を短縮することができる。部分的ＩＳＩベースの推定は、ＩＳＩ推定またはＩＳＩなし信号推定のいずれかである。このような低減状態ビタビ検出器実装のアーキテクチャは、図７に示されている。ＩＳＩ推定のほとんどまたはすべては、このアーキテクチャにおける臨界経路の一部ではないが、部分的ＩＳＩベースの推定のパイプライン化された計算に関連するハードウェアの諸経費は、チャネル・メモリＬの一次関数となっている。

図７は、本発明の特徴を組み込んだ低減状態ビタビ検出器７００の略ブロック図である。図７に示されているように、低減状態ビタビ検出器７００は、パイプライン化判定帰還ユニット７１０、枝メトリック・ユニット７２０、加算−比較−選択ユニット７３０、およびサバイバー・メモリ・ユニット７４０を備える。本発明の一態様によれば、パイプライン化判定帰還ユニット７１０は、パイプライン化方式で部分的サバイバー経路に対する部分的ＩＳＩ推定または部分的ＩＳＩなし信号推定を計算する。選択されたサバイバー経路に対応する部分的ＩＳＩ推定または部分的ＩＳＩなし信号推定は、ＡＣＳ判定に基づいて選択される。枝メトリック・ユニット７２０は、ＩＳＩベースの推定を使用してすべての遷移について枝メトリックを計算するが、ただし、ＩＳＩベースの推定は、すべてのポストカーサー・タップを考慮する部分的ＩＳＩ推定またはＩＳＩなし信号推定である。加算−比較−選択ユニット７３０は、それぞれの状態への最良のサバイバー経路を決定する。サバイバー・メモリ・ユニット７４０は、サバイバー経路を格納する。

パイプライン段１つを持つＤＦＵの実装
時刻ｎから時刻ｎ＋１までの間の遷移に対応する部分的ＩＳＩ推定は、時刻ｎ−１の状態への経路からのサバイバー・シンボルに基づいて時刻ｎ−１で事前に計算することができる。チャネル係数ｆ_Ｋ＋１、ｆ_Ｋ＋２、．．．、ｆ_Ｌを考慮する、状態σ_ｎ−１へのサバイバー経路からのシンボルに基づく、部分的ＩＳＩ推定は

により与えられる。

チャネル係数ｆ_Ｋ＋１、ｆ_Ｋ＋２、．．．、ｆ_Ｌを考慮する、状態σ_ｎへのサバイバー経路からのシンボルに基づく、部分的ＩＳＩ推定は

により与えられる。
この部分的ＩＳＩ推定は、（１４）によりすでに計算されているいくつかの部分的ＩＳＩ推定の中から選択することができる。選択は、σ_ｎへのサバイバー経路に対するＡＣＳ判定を使用してσ_ｎの先行状態σ_ｎ−１に関連する値について行われる。

例えば、Ｌ＝４およびＫ＝１では、時刻ｎの状態０_ｎに対する部分的ＩＳＩ推定

は、ＡＣＳ判定ｓ_ｎ（０_ｎ）に応じて

または

のいずれかを選択することにより得られる。
すべてのポストカーサーに関わるＩＳＩ推定は、選択された部分的ＩＳＩ推定およびチャネル係数ｆ_１、ｆ_２、．．．、ｆ_Ｋを考慮するＩＳＩ項を加えることにより与えられる。

（１７）の右辺の第２項のチャネル・シンボルは、低減状態σ_ｎにより決定される。ＩＳＩ推定ｕ_ｎ（σ_ｎ）は、（１１）により枝メトリックを計算するために使用される。
他の実装では、部分的ＩＳＩ推定の代わりに部分的ＩＳＩなし信号推定が計算されるが、ただし、部分的ＩＳＩなし信号推定

およびＩＳＩなし信号推定ｑ_ｎは、式

により定義され、枝メトリックは、
λ_ｎ（σ_ｎ，ａ_ｎ）＝（ｑ_ｎ（σ_ｎ）−ｆ_０・ａ_ｎ）^２ （２１）
により計算される。

枝メトリック計算では受け取った信号ｒ_ｎをもはや考慮しなくてよいので、パイプライン化ＤＦＵにおいて部分的ＩＳＩ推定の代わりに部分的ＩＳＩなし信号推定を計算することにより、臨界経路を短縮することができる。本発明は、パイプライン化ＤＦＵにおいて部分的ＩＳＩ推定または部分的ＩＳＩなし信号推定の両方の計算に適用される。

部分的ＩＳＩベースの推定は、１時間ステップだけ先に計算されるので、部分的ＩＳＩベースの推定の計算と枝メトリックと間にパイプライン段を挿入し、臨界経路を２つの部分に切断することができる。Ｌ−Ｋが大きくない場合、最大スループットは、１回の加算、エラー・メトリック計算、ＡＣＳＵにおける加算−比較および２対１マルチプレクサの遅延により制限されるだけである。従来の低減状態ビタビ検出器実装でＬ−Ｋに比例する遅延の原因となる、ＩＳＩベースの推定の計算は、もはや臨界経路の一部でない。

図８は、図７の実装である例示的な低減状態ビタビ検出器８００を示す略ブロック図である。図８は、Ｌ＝４およびＫ＝１の場合のＩＳＩなし信号推定のパイプライン化計算を示している。低減状態ビタビ検出器８００は、ＤＦＵ ８１０内に１つのパイプライン段を備える。図８に示されているように、パイプライン化判定帰還ユニット８１０は、２つの状態について２つの部分的ＩＳＩなし信号推定を計算する回路段８１４を含む。回路段８１４は、多数の乗算器および加算器を含む。回路段８１４の乗算器および加算器は、式（１４）および（１８）を実装する。高次のチャネル係数ｆ_４およびｆ_３に対する乗算器は、サバイバー・メモリ・ユニット８４０からのそれぞれの状態についてサバイバー・シンボルを受け取ることに留意されたい。

２つの部分的ＩＳＩなし信号推定は、式（１９）によりＡＣＳ判定を使用して部分的ＩＳＩなし信号推定を選択する対応するセレクタ８１６−１および８１６−２に適用される。ある１つの状態に対するそれぞれのセレクタへの入力は、この状態へのサバイバー経路拡張に対する部分的ＩＳＩなし信号推定である。パイプライン化判定帰還ユニット８１０は、それぞれの状態についてパイプライン・レジスタ８１８−１および８１８−２を持つ１つのパイプライン段を含む。式（２０）は、ｆ_１を加える加算器により実装される。

枝メトリック・ユニット８２０は、式（２１）により枝メトリックを計算する多数の要素からなる。加算−比較−選択ユニット８３０は、それぞれの状態への最良のサバイバー経路を決定する。好適な加算−比較−選択ユニット８３０の詳細については、例えば、参照により本明細書に組み込まれている、それぞれ２００４年５月２５日に出願された、米国特許出願第１０／８５３，０８７号、米国特許出願第１０／８５３，０８８号、米国特許出願第１０／８５３，０８９号、米国特許出願第１０／８５３，０９０号を参照のこと。サバイバー・メモリ・ユニット８４０は、それぞれの状態についてサバイバー・シンボルを生成するレジスタ交換アーキテクチャを実装する。
複数のパイプライン段を持つＤＦＵの実装
Ｌ−Ｋが大きい場合、（１４）または（１８）による部分的ＩＳＩ推定

または部分的ＩＳＩなし信号推定

の計算により引き起こされる遅延は著しいものとなり、この演算が臨界経路を決定するようになりうる。しかし、部分的ＩＳＩベースの推定の計算をさらにパイプライン化することが可能である。時刻ｎから時刻ｎ＋１までの遷移に関連する枝メトリックに必要な部分的ＩＳＩ推定は、すでに、時刻ｎ−Ｍで計算することができるが、ただし、１≦Ｍ≦Ｌ−Ｍである。
チャネル係数ｆ_Ｍ＋１、ｆ_Ｍ＋２、．．．、ｆ_Ｌを考慮する、時刻ｎ−Ｍにおける状態σ_ｎ−Ｍに関連する情報を使用する、部分的ＩＳＩ推定は

により与えられる。
この式の右辺の第１項で使用されるＫ個のチャネル・シンボルは、チャネル状態σ_ｎ−Ｍにより決定され、この状態へのサバイバー経路からのＬ−Ｍ−Ｋ個のシンボルは、（２２）の右辺の第２項で使用されることに留意されたい。部分的ＩＳＩ推定

は、予め、Ｍ時間ステップで計算することができる。
計算された部分的ＩＳＩ推定

および後続の時間ステップｎ−Ｍ＋１での状態へのサバイバー経路に対するＡＣＳ判定に基づき、更新されたサバイバー経路情報に基づく部分的ＩＳＩ推定を決定することができる。新しい部分的ＩＳＩ推定

は、σ_{ｎ−Ｍ＋１}の先行状態に対応する計算済みのいくつかの推定から選択することができ、

ただし、選択は、ＡＣＳ判定ｓ_{ｎ−Ｍ＋１}（σ_{ｎ−Ｍ＋１}）に基づいて行われる。
更新された部分的ＩＳＩ推定の計算および選択は、１≦ｉ≦Ｍ−１として、式

に従って残りのチャネル係数について再帰的に考慮することにより続けることができる。
式（２４）では、チャネル係数ｆ_ｉ＋１に関連するＩＳＩをすでに計算され、選択されている部分的ＩＳＩ推定に加算する。チャネル・シンボルａ_{ｎ−ｉ−１}は、状態σ_ｎ−ｉにより決定される。（２５）における選択は、状態σ_{ｎ−ｉ＋１}に対するＡＣＳ判定、つまりｓ_{ｎ−ｉ＋１}（σ_{ｎ−ｉ＋１}）に基づいて行われる。
最後に、すべてのポストカーサー・タップｆ_１、ｆ_２、．．．、ｆ_Ｌを考慮し、この状態へのサバイバー経路からのシンボルに対応する、状態σ_ｎに対するＩＳＩ推定が、

により、計算される。
ＩＳＩ推定は、（１１）により枝メトリックを計算するために使用される。このＩＳＩ推定の計算は、Ｍ時間単位だけ先に開始しているので、Ｍ個のパイプライン段をハードウェア実装に挿入することができる。

図９は、パイプライン化判定帰還ユニット９１０を組み込んだ他の低減状態ビタビ検出器９００の略ブロック図である。図９に示されているように、パイプライン化判定帰還ユニット９１０は、サバイバー・メモリ・ユニット９４０からのサバイバー・シンボルがもはやパイプライン化判定帰還ユニット９１０に帰還される必要がないほどの十分な数のパイプライン段を備える。

図１０は、Ｌ＝４、Ｋ＝１、Ｍ＝３とした、図９の実装である例示的な低減状態ビタビ検出器１０００を示す略ブロック図である。ここでの場合のようにパラメータＭがＬ−Ｋに等しい場合、ＩＳＩ推定の計算は、完全にパイプライン化される、つまり、ＩＳＩ項のそれぞれの加算は、パイプライン段に関連付けられている。この場合、さらに、パイプライン化ＤＦＵは、図９および図１０に示されているようにＩＳＩ推定を計算するためにサバイバー・シンボル情報を必要としない。

低減状態ビタビ検出器１０００は、ＤＦＵ １０１０内に３つのパイプライン段を備える。図１０に示されているように、パイプライン化判定帰還ユニット１０１０は、２つの状態に対応するユニット当たり２つの部分的ＩＳＩ推定をまとめて計算する３つの同一の機能ユニット１００５を備える。それぞれの機能ユニット１００５は、それぞれの状態について加算器、パイプライン・レジスタ、およびセレクタを備える。ここでもまた、パイプライン化が増えるため（図８に関して）、サバイバー・シンボルは、もはや、高次のチャネル係数に関連する回路に帰還されないことに留意されたい。

ｆ_４を考慮する部分的ＩＳＩ推定は、（２２）に従って計算され、対応する新しい部分的ＩＳＩ推定は、（２３）に従って選択される。さらにｆ_３およびｆ_２を考慮する部分的ＩＳＩ推定は、式（２４）により計算され、関連する状態へのいくつかの経路拡張から対応する新しい値を選択することは、式（２５）に従って実行される。式（２６）では、係数ｆ_１についても考慮する部分的ＩＳＩ推定の計算を取り扱い、この部分的ＩＳＩ推定は、すべてのポストカーサー・チャネル係数を考慮するので、実際には、関連付けられている状態に対するＩＳＩ推定である。枝メトリックは、（１１）に従って計算される。パイプライン化ＤＦＵ １０１０は、本発明の精神から逸脱することなく、部分的ＩＳＩ推定およびＩＳＩ推定の負の値、つまり、

および−ｕ_ｎを計算することに留意されたい。さらに、当業者には明らかなように、減算器は、この節で示されている式に対し自明な算術的な修正を施した後、付加的チャネル係数ｆ_３、ｆ_２、およびｆ_１に関連するＩＳＩを考慮するように、パイプライン化ＤＦＵにおいて加算器の代わりに機能ユニット１００５−３、１００５−２、１００５−１内で使用することができる。

図１０のマルチプレクサのそれぞれの列の前の接続ネットワークは、基礎となるトレリスのトポロジおよび、さらに、レジスタ交換ＳＭＵ内のマルチプレクサの列の前の接続ネットワークを反映する。パイプライン化ＤＦＵ １０１０のアーキテクチャは、ＳＭＵ １０４０などの、ＳＭＵのレジスタ交換実装のアーキテクチャに類似している。レジスタ交換ＳＭＵ実装とは対照的に、パイプライン化ＤＦＵアーキテクチャ１０１０は、少なくとも１つのチャネル係数に関連付けられているＩＳＩ項を考慮するレジスタ毎の加算器または減算器などの１つの算術演算回路を備え、レジスタはサバイバー・シンボルでなく、部分的ＩＳＩ推定を格納する。

図６に示されているような従来ＤＦＵ実装とは対照的に、データ経路は、ローカル接続を持つ標準である。ＡＣＳ判定のみが、大域的信号であるが、サバイバー・シンボルは、従来の低減状態ビタビ検出器アーキテクチャにおいてＳＭＵからＤＦＵへ帰還されなければならず、潜在的に配線遅延が長くなる可能性がある。１００５−３および１００５−２における部分的ＩＳＩ推定の計算は、臨界経路の外にあり、全体的なスループットは、２つの加算、エラー・メトリック計算、加算−比較および選択によってのみ制限される。このアーキテクチャでは、マルチプレクサだけに追加のハードウェアが必要であり、その個数は、事前計算深さＭに比例して増える。

図１０のパイプライン化ＤＦＵは、節電を行う繰り上げ保存算術演算により実装することができ、その場合、非冗長的な数体系への変換は、チャネル係数ｆ_１に関連する最終パイプライン段の前に行うことができる。

ＳＭＵ内のサバイバー・シンボルは、ＩＳＩ推定の計算には不要なので、ＳＭＵは、以下の「トレース・バック・サバイバー・メモリ」という表題の節で説明されているように、検出待ち時間が問題にならない場合に節電のためトレース・バック方式で実装することができる。

図１１は、Ｌ＝４、Ｋ＝１、Ｍ＝３とした、図９の他の実装である例示的な低減状態ビタビ検出器１１００を示す略ブロック図である。低減状態ビタビ検出器１１００は、図１０と類似の方法の、ＤＦＵ １１１０内に３つのパイプライン段を備える。低減状態ビタビ検出器１１００は、

のように定義されている、ＩＳＩなし信号推定を計算する。

本発明の一態様によれば、パイプライン化ＤＦＵは、図１０に示されているような部分的ＩＳＩ推定または図１１に示されているような部分的ＩＳＩなし信号推定のいずれかを計算する。図１０では、受信信号ｒ_ｎは、パイプライン化ＤＦＵの出力の近くで考慮されるが、図１１では、受信信号ｒ_ｎは、パイプライン化ＤＦＵの入力の近くで考慮される。本発明に関しては、受信信号ｒ_ｎが、パイプライン化ＤＦＵの内側のどこで考慮されるかは問題ではない。

図１２は、Ｌ＝４、Ｋ＝１、Ｍ＝３とした、図９の他の実装である例示的な低減状態ビタビ検出器１２００を示す略ブロック図である。低減状態ビタビ検出器１２００は、図１０および図１１と類似の方法の、ＤＦＵ １２１０内に３つのパイプライン段を備える。図１２に示されているように、パイプライン化判定帰還ユニット１１１０は、パイプライン化判定帰還ユニット１２１０の機能ユニット１２０５内のマルチプレクサおよびパイプライン・レジスタの順序を変更する（図１１の実装に関して）。パイプライン化ＤＦＵ １２１０は、Ｐｅｔｅｒ Ｐｉｒｓｃｈ、「Ａｒｃｈｉｔｅｃｔｕｒｅｓ ｆｏｒ Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ」（１９９８年）という教科書で説明されている、切断集合変換技術を使用してパイプライン化ＤＦＵ １１１０から導くことができる。

パイプライン化ＤＦＵおよびパイプライン化ＢＭＵを持つ低減状態ビタビ検出器実装
低減状態ビタビ検出器実装の臨界経路は、図１３に示されているように枝メトリックを事前に計算することによりさらに低減することができる。詳細な実装は、Ｌ＝４、Ｋ＝１、およびＭ＝３について図１４に示されている。図１１と比較して、チャネル係数ｆ_１に関連するＩＳＩ項の加算とエラー・メトリック計算は、最終パイプライン・レジスタおよび２対１マルチプレクサの前に移動されている。メトリック計算は、加算１つ分に等しい遅延を有すると仮定すると、臨界経路は、現在ＡＣＳＵ内の加算−比較、および２対１マルチプレクサを含むこととなる。これは、ＭＬＳＥを実装するビタビ検出器の場合と同じ長さを有する。したがって、この低減状態ビタビ検出器アーキテクチャは、判定帰還なしでＭＬＳＥ実装と同じスループットを発揮する、つまり、最大クロック速度は、オリジナルのＲＳＳＥアルゴリズムでＩＳＩ推定を計算するために判定帰還として使用されるサバイバー・シンボルの個数（Ｌ−Ｋに等しい）とは完全に無関係である。図１４では、図１１の場合と比べて、２倍の枝メトリックが計算される。

図１３は、本発明の特徴を組み込んだ低減状態ビタビ検出器１３００の略ブロック図である。図１３に示されているように、低減状態ビタビ検出器１３００は、パイプライン化判定帰還ユニット１３１０、パイプライン化枝メトリック・ユニット１３２０、加算−比較−選択ユニット１３３０、およびサバイバー・メモリ・ユニット１３４０を備える。ここでもまた、パイプライン化判定帰還ユニット１３１０は、パイプライン化方式で部分的ＩＳＩベースの推定を計算する。部分的ＩＳＩベースの推定は、ＡＣＳ判定に基づいて選択される。パイプライン化枝メトリック・ユニット１３２０は、パイプライン化判定帰還ユニット１３１０により生成されるＩＳＩベースの推定を使用してすべての遷移について枝メトリックを事前計算する。加算−比較−選択ユニット１３３０は、それぞれの状態への最良のサバイバー経路を決定する。サバイバー・メモリ・ユニット１３４０は、サバイバー経路を格納する。

図１４は、図１３の実装である例示的な低減状態ビタビ検出器１４００を示す略ブロック図である。低減状態ビタビ検出器１４００は、ＤＦＵ １４１０内に２つのパイプライン段を備え、部分的ＩＳＩなし信号推定を計算する。パイプライン化枝メトリック・ユニット１４２０は、

に従って可能なすべての推測枝メトリックを事前計算するが、ただし、式中、

は、推測チャネル・シンボルであり、ａ_ｎ−２は、状態σ_ｎ−１により定義される。この実施形態において考慮されている２レベル変調のため推測チャネル・シンボル

に対し２つの値を取りうるので、また１状態当たり２つの遷移がある２つの状態があるため、８つの推測枝メトリックが事前計算される。正しい枝メトリックは、部分的ＩＳＩベースの推定が選択されるのと類似の方法でＡＣＳ判定に基づき選択される。

トレース・バック・サバイバー・メモリ
本発明の他の利点は、図１０、図１１、図１２、および図１４の実施形態では、ＩＳＩ推定またはＩＳＩなし信号推定を選択するためにＡＣＳ判定のみが使用され、サバイバー・シンボルは、パイプライン化ＤＦＵに帰還される必要がない点である。パイプライン化ＤＦＵでＡＣＳ判定のみが使用される場合、サバイバー・シンボルは、図６に示されている従来のＤＦＵ実装の場合とは異なりローカル帰還に使用されないので、ＳＭＵ １０４０、１１４０、１２４０、および１４４０は、トレース・バック構造を使用して実装することができる。トレース・バック・サバイバー・メモリ・アーキテクチャの詳細は、例えば、それぞれ参照により本明細書に組み込まれている、Ｒ．ＣｙｐｈｅｒおよびＣ．Ｂ．Ｓｈｕｎｇ、「Ｇｅｎｅｒａｌｉｚｅｄ Ｔｒａｃｅ−Ｂａｃｋ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｓｕｒｖｉｖｏｒ Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ ｉｎ ｔｈｅ Ｖｉｔｅｒｂｉ Ａｌｇｏｒｉｔｈｍ」、Ｊｏｕｒｎａｌ ｏｆ ＶＬＳＩ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ、８５〜９４頁（１９９３年）、Ｈ．−Ｌ．Ｌｏｕ、「Ｉｍｐｌｅｍｅｎｔｉｎｇ Ｖｉｔｅｒｂｉ ａｌｇｏｒｉｔｈｍ」、ＩＥＥＥ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｍａｇａｚｉｎｅ、４２〜５２頁（１９９５年９月）、またはＯ．Ｊ．ＪｏｅｒｅｓｓｅｎおよびＨ．Ｍｅｙｒ、「Ｖｉｔｅｒｂｉ Ｄｅｃｏｄｉｎｇ ｗｉｔｈ Ｄｕａｌ Ｔｉｍｅｓｃａｌｅ Ｔｒａｃｅｂａｃｋ Ｐｒｏｃｅｓｓｉｎｇ」、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｅｒｓｏｎａｌ，Ｉｎｄｏｏｒ ａｎｄ Ｍｏｂｉｌｅ Ｒａｄｉｏ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、２１３〜２１７頁（１９９５年９月）で説明されている。

レジスタ交換サバイバー・メモリ実装では、それぞれの状態に対するサバイバー・シンボルは、検出ステップ毎に格納され、更新される。しかし、トレース・バック実装では、ＡＣＳ判定は、メモリ内にポインタとして格納され、検出されたシンボルは、サバイバー経路に対応するポインタをトレース・バックすることにより得られる。トレース・バック・アーキテクチャは、それぞれの検出ステップですべてのサバイバー・シンボルの更新を必要としないので、これは、レジスタ交換アーキテクチャよりも電力消費量の少なさと関連している。しかし、トレース・バック・アーキテクチャは、長い検出待ち時間に関連し、したがって、図５に示されている低減状態ビタビ検出器には適しておらず、ＩＳＩ推定および枝メトリックを計算するためにローカル帰還にゼロ個の遅延サバイバー・シンボルが必要である。しかし、図１０、図１１、図１２、および図１４に示されている開示されているアーキテクチャでは、ＡＣＳ判定を使用して、ＩＳＩなし信号推定のＩＳＩ推定を選択して計算するだけであり、したがって、トレース・バック・アーキテクチャを使用してサバイバー・メモリＳＭＵを実装することが可能になる。この場合、トレース・バックＳＭＵは、対応するレジスタ交換ＳＭＵ実装よりも著しく少ない消費電力と関連付けられる。

１０００ＢＡＳＥ−Ｔ Ｇｉｂａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）
シールドなしツイスト・ペア銅ケーブル配線を使用する１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）は、ポストカーサーＩＳＩを考慮し、トレリス符号を復号化する系列検出器の設計に関して取り組みがいのあるアプリケーションである。本発明では、系列検出器を必要なデータ転送速度のローカル帰還のある低減状態ビタビ検出器として実装することができる。

例えば参照により本明細書に組み込まれているＩＥＥＥ標準８０２．３ａｂで説明されているような１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）標準では、図１５に示されているように１Ｇｂ／ｓのスループットを持つＣａｔｅｇｏｒｙ−５銅ケーブル配線の４つのペア線上の全二重データ送信を規定している。

それぞれの電線ペア１５１０は、同じ時間に２５０Ｍｂ／ｓの速度でデータの送受信を行う。ハイブリッド１５２０では、送信経路と受信経路を分離している。シンボル値｛−２，−１，０，１，２｝を持つＰＡＭ−５変調が採用されている。電線ペアの末端での受信信号は、ＩＳＩ、同じ電線ペアの送信信号からのエコー、ローカル送信機からの近端漏話（ＮＥＸＴ）、および３つの他の電線ペアのリモート送信機からの遠端漏話（ＦＥＸＴ）により損なわれる。これらの障害の上に、さらに他の雑音もある。

等化、エコー、およびＮＥＸＴキャンセルは、１０００ＢＡＳＥ−Ｔ標準により規定されている、１０^−１０未満のビット誤り率を達成するために必要である。ＦＥＸＴは、１０００ＢＡＳＥ−Ｔアプリケーションでは無視できる。１０００ＢＡＳＥ−Ｔでは、データ伝送の信頼性をより高めるために多次元トレリス符号化変調を採用している。指定された４−Ｄトレリス符号は、約６ｄＢのＩＳＩなし漸近的符号化利得を達成する。

１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）標準のコスト効果のある実装では、アナログおよびデジタルの両方の信号処理機能を含むトランシーバ全体がシングル・チップに集積化されることが要求される。アナログ・フロントエンドなしの簡素化された受信機アーキテクチャ１６００は、図１６に示されている。系列検出器１６１０を除き、図１６では、１本の電線ペアに対応する処理ブロックのみを示している。

電線ペア１６０５の出力は、まず、１２５ＭＨｚ以上のサンプリングレートのＡ／Ｄコンバータ１６２０を使用して２値化される。適応フィードフォワード等化（ＦＦＥ）１６３０では、プレカーサーＩＳＩを取り除いて、チャネルを最小位相にし、雑音の白色化を行う。同じ電線ペアに対応する送信機からのエコーおよび隣接する電線ペアに対応する送信機からのＮＥＸＴは、それぞれの適応キャンセラ１６４０、１６５０でそれぞれにキャンセルされる。フィードフォワード等化１６３０、エコー・キャンセル１６４０およびＮＥＸＴキャンセル１６５０の後、チャネル・インパルス応答１６６０は、約１４のシンボル期間にまたがるポストカーサーだけを含む。系列検出器１６１０は、ポストカーサーＩＳＩを考慮し、トレリス符号を復号化する。系列検出器１６１０入力は、フィードフォワード等化、エコー、およびＮＥＸＴキャンセルの後の４つの電線ペアに対応する４つの受信信号である。

ＦＦＥ、エコー、およびＮＥＸＴキャンセルの後、図１７に示されている等価な離散時間チャネル・モデル１７００を使用してチャネル全体を記述することができる。一般性を失うことなく、チャネル係数が知られており、特定の電線ペアに載る雑音は白色およびガウス雑音であり、４本の電線ペア上の雑音系列は、無相関であると仮定される。

１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）では、シンボル期間は１２５Ｍｂａｕｄであり、それぞれの情報シンボルは、８個の情報ビット、つまり、ｂ_ｎ（ｉ）を情報シンボルｂ_ｎのｉ番目のビットとしてｂ_ｎ＝（ｂ_ｎ（１），ｂ_ｎ（２），．．．，ｂ_ｎ（８））を伝送する。これら８個の情報ビットのうち２つは、レート２／３畳み込み符号器１７０５を使用して符号化され、１つの符号化ビットが出力される。次いで、これらの８個の情報ビットおよび１個の符号化ビットは、マッパー１７１０により４−Ｄシンボルａ_ｎ＝（ａ_ｎ（１），ａ_ｎ（２），ａ_ｎ（３），ａ_ｎ（４））にマッピングされ、ＰＡＭ−５シンボルａ_ｎ（ｉ）は、ｉ番目の電線ペアで送信される。特定の電線ペアに対応する系列検出器１７４０への入力は、

により与えられ、ただし、式中、｛ｆ_ｉ｝は、ポストカーサー・チャネル係数であり、｛ｗ_ｎ｝は、この電線ペアに対する雑音サンプルであり、Ｌは、ポストカーサー・チャネル・メモリーである。（３２）において、電線ペア番号は、省かれており、例えば、ｒ_ｎはｒ_ｎ（ｉ）を表し、ｉは、４つの電線ペアのうちの１つを指す。また、これ以降、電線ペア番号は、式または変数が４つの電線ペアのどれかを指している場合に省略される。
一般性を失うことなく、タップ・ゼロに対応するチャネル係数は、１に等しい、つまり、ｆ_０＝１である。これは、通常、受信機内の自動利得制御（ＡＧＣ）回路により達成される。典型的には、チャネル係数は、約１４シンボル期間の後、値０に近付く。これは、Ｌ＝１４のポストカーサー・チャネル・メモリを考慮するだけで十分であることを示している。

８個の情報ビット（ｂ_ｎ（１），ｂ_ｎ（２），．．．，ｂ_ｎ（８））を含む情報シンボルｂ_ｎは、１２５ＭＨｚの速度で４つの電線ペア上で送信される。これらの８個のビットのうち、２つの情報ビットｂ_ｎ（１）およびｂ_ｎ（２）は、畳み込み符号化され、図１８に示されているように符号化ビットｃ_ｎを出力する。図１８は、１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）の畳み込み符号化の略ブロック図である。２つのビットが符号化され、３つの遅延要素が使用されるので、この符号は、８つの状態および状態毎に４つの分岐を持つ図１９に示されているトレリスにより記述することができる。

畳み込み符号化の後、９個のビットは、４−Ｄシンボルａ_ｎ＝（ａ_ｎ（１），ａ_ｎ（２），ａ_ｎ（３），ａ_ｎ（４））にマッピングされる。Ｕｎｇｅｒｂｏｅｃｋにより開発された部分集合分割原理に従って、ａ_ｎに対応する４−Ｄシンボル・アルファベットは、図１９のトレリス内の許容される系列間のユークリッド距離が最大になるように８つの異なる４−Ｄ部分集合Ｓ（０）、Ｓ（１）、．．．，Ｓ（７）に分割される。２つの情報ビットｂ_ｎ（１）およびｂ_ｎ（２）、および符号化ビットｃ_ｎで、８つの４−Ｄ部分集合のうちの１つを選択し、残りの情報ビットで、選択された４−Ｄ部分集合内の特定の４−Ｄシンボルａ_ｎを選択する。

図２０は、１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）における一次元部分集合分割２０１０および四次元部分集合分割２０２０を例示している。単一の電線ペアに対応する、１−Ｄ信号空間内では、ＰＡＭ−５シンボル配置は、２つの１−Ｄ部分集合Ａ＝｛−１，１｝およびＢ＝｛−２，０，２｝に分割され、同じ１−Ｄ部分集合のシンボル間の最小ユークリッド距離Δ^２＝４が得られる（図２０参照）。４つの１−Ｄ部分集合の異なる組合せを連接することにより、８個の４−Ｄ部分集合Ｓ（０）、Ｓ（１）、．．．、Ｓ（７）が形成される。それぞれの４−Ｄ部分集合は、Ａ型とＢ型の両方の４−Ｄシンボルからなる。例えば、部分集合Ｓ（０）のＡ型４−Ｄシンボルは、４つすべての電線ペアについてＡ型１−Ｄシンボルからなる。４−Ｄ部分集合分割は、最小ユークリッド距離として、同じ４−Ｄ部分集合内の異なる４−Ｄシンボル間ではΔ^２＝４、および異なる偶数の４−Ｄ部分集合（Ｓ（０），Ｓ（２），Ｓ（４），Ｓ（６））または奇数の４−Ｄ部分集合（Ｓ（１），Ｓ（３），Ｓ（５），Ｓ（７））の４−Ｄシンボル間では、Δ^２＝２を保証する。

図１９に示されているトレリス内のそれぞれの遷移は、図２０の右側の表で指定されているように４−Ｄ部分集合に対応している。偶数または奇数の４−Ｄ部分集合に対応する分岐のみが、それぞれの状態を出入りする。したがって、許容される系列間の最小ユークリッド距離は、Δ^２＝４であり、これは、ＩＳＩなしチャネル内の無符号ＰＡＭ−５上で１０ ｌｏｇ_１０４＝６ｄＢの漸近符号化利得に対応する。
「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｐｒｅｃｏｍｐｕｔａｔｉｏｎ ａｎｄ Ｐｉｐｅｌｉｎｅｄ Ｓｅｌｅｃｔｉｏｎ ｏｆ Ｂｒａｎｃｈ Ｍｅｔｒｉｃｓ ｉｎ ａ Ｒｅｄｕｃｅｄ−Ｓｔａｔｅ Ｖｉｔｅｒｂｉ Ｄｅｔｅｃｔｏｒ」という表題の米国特許出願第１０／８５３，０８９号で説明されているような系列検出器１６１０の低減状態ビタビ検出器実装の臨界経路を短縮するために可能なすべての枝メトリックを事前計算するのは、１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）の場合、この出願では多次元トレリス符号が採用されているため非常に複雑なものとなる。臨界経路を短縮するためにパイプライン化方式で部分的ＩＳＩベースの推定を計算することは、実現性が高い。図２１は、１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）の２つのパイプライン段を備えるアーキテクチャを示している。部分的ＩＳＩベースの推定は、サバイバー・シンボルを使用して２時間ステップだけ先に事前計算され、次いで、正しい推定が、ＡＣＳ決定に基づいて選択される。選択された部分的ＩＳＩベースの推定は、１−Ｄエラー・メトリックを１時間ステップだけ先に事前計算するために使用される。正しい１−Ｄエラー・メトリックは、ＡＣＳ判定およびサバイバー・シンボルに基づいて選択される。枝メトリックは、選択された１−Ｄエラー・メトリックを組み合わせて２−Ｄおよび４−Ｄエラー・メトリックを形成することにより計算される。図５に示されているような従来の低減状態ビタビ検出器実装と比較すると、臨界経路は、３つの断片に切断され、部分的ＩＳＩベースの推定の計算、１−Ｄエラー・メトリック計算、およびＡＣＳループは、パイプライン段により互いに分離されている。

多次元トレリス符号用にパイプライン化ＤＦＵおよびパイプライン化ＢＭＵを組み込んだ低減状態ビタビ検出器アーキテクチャ
図２１は、本発明によるパイプライン化ＤＦＵ ２１１０およびパイプライン化ＢＭＵ ２１２０を組み込んだ１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）用の低減状態ビタビ検出器２１００の実装を示す。このアーキテクチャは、１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）などの、多次元トレリス符号化を採用する通信システムに本発明をどのように適応できるかを示している。一般性を失うことなく、現在低減状態ビタビ検出器から見えるチャネル・メモリはＬ＝１４であり、低減状態定義について考慮されるチャネル・タップの個数はＫ＝０であり、低減状態トレリス内の状態の個数はトレリス符号状態の個数、つまり、８に等しいと仮定される。図２１のアーキテクチャでは、部分的ＩＳＩベースの推定は、２時間ステップだけ先に事前計算される、つまりＭ＝２である。
σ_ｎは、１０００ＢＡＳＥ−Ｔ標準により規定されている８状態符号トレリスにおけるある状態を表すものとする。チャネル係数ｆ_３、ｆ_４、．．．、ｆ_１４を考慮する、状態σ_ｎへのサバイバー経路からのシンボルを使用する、部分的ＩＳＩ推定は、（２２）に従って、

として与えられる。
この部分的ＩＳＩ推定を受信信号から差し引き、ＩＳＩが部分的にない対応する信号推定を得ることができる。

この部分的ＩＳＩなし信号推定を計算するアーキテクチャ２２００は、図２２に示されている。

時刻ｎで利用できるサバイバー・シンボル情報を考慮する時刻ｎ＋１からｎ＋２までの遷移に対する信号推定は、σ_ｎの先行状態に対応する事前計算された推定のうちから選択することができるが、

ただし、選択は、状態σ_ｎに対するＡＣＳ判定、つまりｓ_ｎ（σ_ｎ）により決定される。この選択回路２３００は、図２３における状態０_ｎについて示されている。
チャネル係数ｆ_２に関連するＩＳＩも考慮する部分的ＩＳＩなし信号推定は、（（２９）を参照）

により計算することができるが、ただし、

は、状態σ_ｎへのサバイバー経路からの最新のシンボルである。この信号推定は、１時間ステップだけ先に計算することができる。１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）のこの開示されているパイプライン化ＤＦＵ実装では、チャネル係数ｆ_２に関連するＩＳＩ項は、関連する状態により決定されないが、それぞれのサバイバー・シンボルを使用して計算することができる。
それぞれの状態および電線ペアについて、Ａ型およびＢ型１−Ｄエラー・メトリックは、

に従って対応する推測信号推定に基づき事前計算することができるが、ただし、

および

は、ユークリッド距離に関して信号

に最も近い最良のＡ型およびＢ型１−Ｄシンボルであり、

は、時刻ｎに対する推測データ・シンボルである。１−Ｄエラー・メトリックの事前計算のアーキテクチャ２４００は、図２４に示されており、１−Ｄエラー・メトリック計算は、図２５に示されているように回路２５００により実装される。図２４のシンボル乗算２４１０または図２３の４対１マルチプレクサ２３１０は、１−Ｄエラー・メトリック事前計算の臨界経路内にある。それに加えて、図２４および２５に示されているように、３つの加算２４２０、２４３０、２５３０、スライス演算２５１０、および平方演算２５４０は、１クロック期間内に実行される。４つの電線ペア、８つの状態、

に対する５つの可能性（ＰＡＭ−５信号伝達による）、および

に対する２つの可能性（Ａ型およびＢ型１−Ｄシンボル）があるので、合計８×４×５×２＝３２０個の１−Ｄエラー・メトリックが事前計算されなければならない。
それぞれの電線ペア、状態、および１−Ｄ部分集合の種類について、４×５＝２０個の事前計算１−Ｄエラー・メトリック候補がある。それらのうち、σ_ｎからσ_ｎ＋１への遷移に対応する正しい値は、対応するＡＣＳ判定ｓ_ｎ（σ_ｎ）およびサバイバー・シンボル

に基づいて選択される。図２６は、回路２４００により計算される一次元エラー・メトリックの選択回路２６００を示す略ブロック図である。この選択は、図２６に示されているように２つの段２６１０、２６２０において実行される。まず、ＡＣＳ判定ｓ_ｎ（σ_ｎ）は、正しい先行状態σ_ｎ−１に対応する５つの推測１−Ｄエラー・メトリックを決定する。次いで、サバイバー・シンボル

は、

を仮定する１−Ｄエラー・メトリックを選択する。図２６は、対応する２０個の事前計算１−Ｄエラー・メトリックのうちから１−Ｄエラー・メトリックｅ_ｎ（０_ｎ，Ａ）の選択を示している。ＡＣＳ判定は、最新のサバイバー・シンボルの前に利用可能なので、ＡＣＳ判定に基づく選択は、好ましくはサバイバー・シンボルに基づく選択の前に行われる。図２６の選択構造は、６４回必要であり、１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）では６４個の１−Ｄエラー・メトリックがトレリス・ステップ毎に用意されなければならない。

図２７は、トレリス図の１つの状態に対応するサバイバー・メモリ・ユニット２７００の行を示す略ブロック図である。例示的なサバイバー・メモリ・ユニット２７００は、レジスタ交換アーキテクチャを使用して１４のマージ深さで実装される。第１の１２個の列と第１の行は、図２７に示されている。時間ステップｎ−１、ｎ−２、．．．、ｎ−１２に対応するサバイバー・シンボル２７１０は、図２２に示されているように部分的ＩＳＩなし信号推定を計算するために使用される。時間ステップｎ−１に対応するサバイバー・シンボルは、さらに、図２４の部分的ＩＳＩなし信号推定の計算および図２６の１−Ｄエラー・メトリックの選択にも必要である。

本明細書に示され、説明されている実施形態および変更形態は、本発明の原理を単に例示しているだけであり、当業者であれば本発明の範囲および精神から逸脱することなくさまざまな修正形態を実装することができることは理解されるであろう。

ＩＳＩおよび加法的雑音のある通信チャネルに対する従来のシステム・モデルの略ブロック図である。 メモリＬ＝１を持つチャネルのトレリス図である。 メモリＬ＝４を持つチャネルのトレリス図である。 メモリＬ＝４および短くされたチャネル・メモリＫ＝１を持つチャネルに対する、図３の完全状態トレリスに対応する低減状態トレリス図である。 ローカル帰還のある例示的な従来の低減状態ビタビ検出器の略ブロック図である。 図４のトレリスに対応するローカル帰還のある低減状態ビタビ検出器の詳細状態並列実装の図である。 パイプライン化判定帰還ユニット（ＤＦＵ）を組み込んだ低減状態ビタビ検出器の略ブロック図である。 ＤＦＵ内に１つのパイプライン段がある図７の低減状態ビタビ検出器の実装を示す略ブロック図である。 パイプライン化判定帰還ユニットを組み込んだ他の低減状態ビタビ検出器の略ブロック図である。 ＤＦＵ内に３つのパイプライン段がある図９の低減状態ビタビ検出器の実装を示す略ブロック図である。 ＤＦＵ内に３つのパイプライン段がある図９の低減状態ビタビ検出器の他の実装を示す略ブロック図である。 図１０の低減状態ビタビ検出器の他の実装を示す略ブロック図である。 パイプライン化ＤＦＵおよびパイプライン化枝メトリック・ユニット（ＢＭＵ）を組み込んだ低減状態ビタビ検出器の略ブロック図である。 ＤＦＵ内に２つのパイプライン段があり、ＢＭＵ内に１つのパイプライン段がある図１３の低減状態ビタビ検出器の実装を示す略ブロック図である。 銅ケーブル配線を使用する１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）におけるデータ送信を例示する図である。 １０００ＢＡＳＥ−Ｔ受信機実装の略ブロック図である。 １０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）の等価離散時間チャネル・モデルの略ブロック図である。 １０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）の畳み込み符号化の略ブロック図である。 １０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）で規定されている四次元トレリス符号のトレリス図である。 １０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）における一次元および四次元部分集合分割を例示する図である。 パイプライン化ＤＦＵおよびＢＭＵを組み込んだ１０００ＢＡＳＥ−Ｔ Ｇｉｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）用の低減状態ビタビ検出器の実装を示す略ブロック図である。 １つのパイプライン段を使用する部分的ＩＳＩなし信号推定の計算を示す略ブロック図である。 更新されたサバイバー情報を考慮した部分的ＩＳＩなし信号推定の選択を示す略ブロック図である。 １つのパイプライン段を使用する、新しい部分的ＩＳＩなし信号推定の計算および一次元エラー・メトリックの事前計算を示す略ブロック図である。 図２４のＡ型およびＢ型１−Ｄエラー・メトリックの計算を示す略ブロック図である。 一次元エラー・メトリックの選択を示す略ブロック図である。 図１９に示されているトレリス図の１つの状態に対応するサバイバー・メモリ・ユニットの行を示す略ブロック図である。

Claims (9)

1. 低減状態検出技術を使用して、チャネル・インパルス応答を有するチャネルに対する、部分的符号間干渉ベースの推定を計算する方法であって、
   部分的符号間干渉ベースの推定を、複数の状態の各々への経路拡張についての、前に計算された部分的符号間干渉ベースの複数の推定の中から選択するステップと、
   各状態についての少なくとも１つのチャネル係数の各々について唯一の新しい部分的符号間干渉ベースの推定を計算するステップであって、前記新しい部分的符号間干渉ベースの推定のうちの少なくとも１つが前記選択された部分的符号間干渉ベースの推定に基づき、および前記新しい部分的符号間干渉ベースの推定が部分的符号間干渉推定と、部分的符号間干渉なし信号推定とのうちの１つもしくはそれより多くのものであるステップと、を含む方法。
2. 前記選択するステップは、対応する状態からの判定に基づく請求項１に記載の方法。
3. 前記チャネル・インパルス応答の複数のチャネル係数による符号間干渉を考慮する部分的符号間干渉ベースの推定は、符号間干渉ベースの推定である請求項１に記載の方法。
4. 前記計算ステップは、さらに、前記選択された部分的符号間干渉ベースの推定を少なくとも１つの他のチャネル係数に関連付けられている符号間干渉に加算するステップを含む請求項１に記載の方法。
5. 前記部分的符号間干渉ベースの推定は、部分的符号間干渉推定または部分的符号間干渉なし信号推定のいずれかである請求項１に記載の方法。
6. チャネル・インパルス応答を有するチャネルに対する部分的符号間干渉ベースの推定を計算するためのパイプライン化判定帰還ユニットであって、
   部分的符号間干渉ベースの推定を前に計算された部分的符号間干渉ベースの複数の推定にから選択するためのマルチプレクサと、
   各状態についての少なくとも１つのチャネル係数の各々について唯一の新しい部分的符号間干渉ベースの推定を計算するための処理要素であって、前記部分的符号間干渉ベースの推定の少なくとも１つが、前記選択された部分的符号間干渉ベースの推定に基づき、および前記新しい部分的符号間干渉の推定が部分的符号間干渉推定と部分的符号間干渉なし信号推定とのうちの１つ又は２つ以上である処理要素と、を備えるパイプライン化判定帰還ユニット。
7. チャネル・インパルス応答を有するチャネルに対する部分的符号間干渉ベースの推定を計算するためのパイプライン化判定帰還ユニットであって、
   各状態についての少なくとも１つのチャネル係数の各々について、唯一新しい部分的符号間干渉ベースの推定を計算するための少なくとも１つの機能ユニットであって、前記新しい部分的符号間干渉ベースの推定が部分的符号間干渉推定と、部分的符号間干渉なし信号推定とのうちの１つもしくは２つ以上である少なくとも１つの機能ユニットを備え、前記機能ユニットは、
   前記部分的符号間干渉ベースの推定をある状態への経路拡張についての、前に計算された部分的符号間干渉ベースの推定から選択するための少なくとも１つのマルチプレクサと、
   部分的符号間干渉ベースの推定を格納するための少なくとも１つのパイプライン・レジスタと、
   少なくとも１つのチャネル係数に関連付けられている符号間干渉を考慮する値を、部分的符号間干渉推定および部分的符号間干渉なし信号推定のうちの１つに加算するための少なくとも１つの加算器とを備える、パイプライン化判定帰還ユニット。
8. チャネル・インパルス応答を有するチャネルに対する部分的符号間干渉ベースの推定を計算するためのパイプライン化判定帰還ユニットであって、
   各状態についての少なくとも１つのチャネル係数について唯一の新しい部分的符号間干渉ベースの推定を計算するための複数の算術演算回路と、
   部分的符号間干渉ベースの推定をある状態への経路拡張に対する部分的符号間干渉ベースの推定から選択するためのレジスタ交換配置で構成されている複数のマルチプレクサと、
   前記選択された部分的符号間干渉ベース推定および前記新しく計算された部分的符号間干渉ベースの複数の推定のうちの１つもしくは２つ以上を格納するための複数のレジスタとを備えるパイプライン化判定帰還ユニット。
9. 複数の機能ユニットを備える、部分的符号間干渉ベースの推定を計算するためのレジスタ交換アーキテクチャであって、それぞれの機能ユニットは、
   部分的符号間干渉ベースの推定を格納するレジスタと、
   前記部分的符号間干渉ベースの推定および判定と関連付けられている状態からの判定を使用して１つの部分的符号間干渉ベースの推定を選択するマルチプレクサと、
   各状態についてのチャネルタップ毎に唯一の部分的符号間干渉ベースの推定を計算する算術演算回路と、を備えるレジスタ交換アーキテクチャ。

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