CN103873063B - 支持动态失真消除的电流舵型数模转换器 - Google Patents

支持动态失真消除的电流舵型数模转换器 Download PDF

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Abstract

本发明涉及一种支持动态失真消除的电流舵型数模转换器，具体而言，一种数模转换器(DAC)包括，在DAC的分段中的第一开关和第二开关。第一开关包括具有第一组输入的第一对晶体管并且具有被连接至DAC的输出的第一输出。第二开关包括分别具有第二和第三组输入的第二和第三对晶体管，并且具有被连接至DAC的输出的第二输出。驱动器模块基于DAC接收的用于以由时钟确定的转换率从数字转换至模拟格式的数据来生成控制信号以驱动第一、第二和第三组输入。控制信号在时钟的每个周期期间触发第一和第二开关中的一个。

Description

支持动态失真消除的电流舵型数模转换器
技术领域
本公开内容一般地涉及数模转换器(DAC)，并更特别地涉及高速、高动态性能的电流舵型DAC。
背景技术
这里提供的背景技术描述的目的在于一般性地呈现本公开内容的背景。当前指定为发明人的工作——就该背景技术部分所描述的程度而言一一以及在提交时可能不会被作为现有技术的说明书的某些方面，既没有被明显地也没有被隐含地承认作为本公开内容的现有技术。
数模转换器(DAC)被用于将数字数据转换成模拟数据。DAC被用在包括通信系统的很多应用中。温度计编码DAC包括用于DAC输出的每个可能值的相等的电流源分段(segment)。例如，8比特温度计编码DAC将具有255个分段，16比特温度计编码DAC将具有65535个分段。
发明内容
数模转换器(DAC)在DAC的分段中包括第一开关和第二开关。第一开关包括具有第一组输入的第一对晶体管并具有被连接至DAC的输出的第一输出。第二开关包括分别具有第二和第三组输入的第二和第三对晶体管，并具有被连接至DAC的输出的第二输出。基于DAC接收到的用于以时钟确定的转换率从数字至模拟格式转换的数据，驱动器模块生成控制信号以驱动第一、第二以及第三组输入。控制信号在每个时钟周期期间触发(toggle)第一和第二开关的其中一个。
根据下文提供的具体实施方式，本公开内容的进一步的适用范围将变得明显。应当理解的是，具体实施方式和特定示例仅仅是为了说明的目的而不是为了限制本公开内容的范围。
附图说明
根据具体实施方式以及所附附图，本公开内容将得到更为全面的理解，其中：
图1是分段式电流舵型数模转换器(DAC)的示意图；
图2示出了图1的DAC的分段；
图3是电流舵型DAC的分段的示意图，其包括该分段中的主开关和辅开关，其中该主开关或辅开关在每个时钟周期中被触发以消除DAC中的谐波失真；
图4A-4C示出了一种驱动器模块，其驱动DAC的分段中的主开关和辅开关，从而使得主开关或辅开关在每个时钟周期中被触发以消除DAC中的谐波失真；以及
图5是消除DAC中的谐波失真的方法的流程图。
在附图中，附图标记可被重用以标示相似和／或相同的元素。
具体实施方式
在很多通信系统中，期望数模转换器(DAC)生成具有可接受谐波失真的信号。当DAC被用在被设计用于满足一个或多个通信标准中规定的特定需求的通信系统中时，生成具有可接受谐波失真的信号是尤其令人满意的。电流舵型DAC中存在一些固有地限制动态性能的效应。本公开内容涉及消除高速电流舵型DAC中的显性失真效应的DAC架构。
更具体地，本公开内容涉及使用分段开关架构消除在高速DAC中的动态失真，所述分段开关架构消除了因生成三阶失真造成的瞬态效应(transient effect)。这里公开的架构还导致DAC电流开关阵列中恒定的切换动作(activity)，其减少了在DAC供电网络中由电压降落产生的失真。
正如这里所使用的，分段中的恒定切换动作意味着在每个时钟周期期间在分段中发生的切换与数据是否需要触发该分段中的开关无关。更具体地，如下文所详细解释的，在分段中，在每个时钟周期中不是根据本公开内容所添加的主开关被触发就是根据本公开内容所添加的辅开关被触发，而不考虑数据是否需要触发该主开关。
现在参考图1，示出了电流舵型DAC100。DAC100包括多个差动分段102-1、……、以及102-n(总体为分段102)。每个分段102包括一对差动开关，其将电流源的输出引向DAC100的负极或正极输出端。例如，分段102-1包括一对差动开关104-1，其将电流源106-1的输出引向DAC100的负极或正极输出端；等等。分段102-n包括一对差动开关104-n，其将电流源106-n的输出引向DAC100的负极或正极输出端。差动开关对104-1、……、以及104-n被总体上称为开关104。电流源106-1、……、以及106-n被总体上称为电流源106。仅作为示例，示出的晶体管为NMOS晶体管。
分段102中的开关104由二进制-温度计编码解码器(未示出)控制。随着输入码的增加，更小的电流被引入负极输出端，更多电流流至正极输出端。在大多数应用中，输出信号以差动模式被接收。在差动模式中，输出电流等于正极和负极转换器输出中的电流之间的差。差动输出的配置有助于抑制偶数阶谐波并提高了输出信号功率。
在完全分段的DAC中，分段开关的数量等于2N-1，其中N是比特形式的转换器分辨率。实际上，主分段的数量通常被限制为32或64，并且期望的(更高的)分辨率通过添加分段的或二进制加权的子DAC来实现。
高速DAC的动态特性之一是DAC的无寄生动态范围(Spurious Free DynamicRange，SFDR)。SFDR通常由三阶失真确定。三阶失真还负责用于生成近距离互调成分(close-in intermodulation component)，其在很多通信应用中应当具有低级别。固有地限制DAC的三阶失真性能的两个显性效应涉及开关的求和节点电势的改变以及开关的输出阻抗的瞬时下降。
现在参考图2，这两个效应被详细地解释。在转换期间，节点Sn处的电势改变，电容Cs被重新充电，并且流过电容Cs的电流影响DAC的输出。同样，在转换期间，开关的输出阻抗瞬时下降。这些效应都产生与DAC的输出信号的导数的绝对值成比例的误差电流。误差电流引起三阶动态失真。
第一效应——开关104的求和节点电势的改变——由开关104中的晶体管的有限固有增益引起。当开关104被触发时，节点Sn处的电势成比例地改变为DAC100的正极和负极输出端之间的电势差。节点Sn处的电势的改变引起节点Sn处的电容Cs重新充电。流过电容Cs的电荷影响输出电流并取决于该信号。因此，节点Sn处的电势的改变引起谐波失真。
第二效应涉及这一事实：开关中的两个晶体管在导致求和节点Sn变为低阻抗节点的栅极电压转换期间是激活的。在那段时间期间，被差动地测量的开关的输出阻抗等于2／gds，其中gds是该开关中的晶体管的输出电导。该输出阻抗远远低于当开关中的晶体管被完全切换时的阻抗。完全切换的晶体管对的输出阻抗由共源共栅连接的晶体管M1、M3和M4确定。完全切换的晶体管对的输出阻抗远远大于2／gds。
尽管这两个效应本质上不同，它们以相似方式影响DAC操作。它们可由横跨正极和负极DAC输出端连接的可变电导来模拟。该电导与分段切换动作成比例，它暗示了该电导同样与DAC输出信号的导数的绝对值成比例。对输入数据的此类相关性在DAC输出光谱中产生三阶谐波，其在例如通信系统的某些应用中是不期望发生的。
上文描述的两个瞬态效应引起失真是由于切换动作是依赖于信号的。更具体地，由于切换动作与DAC输出信号的导数的绝对值成比例，所以分段切换引起失真。如果该分段切换动作是恒定的，并与输出信号无关，则不会生成失真。相应地，通过使得切换动作恒定并且与DAC输出信号无关，可以消除失真。
现在参考图3，示出了根据本公开内容的DAC的分段200。为了清楚起见，仅示出了一个分段。理想地，DAC的每个分段可被设计成类似于分段200。实际上，仅仅对应于高阶比特(例如MSB)的分段可被设计成类似于分段200，这是由于对应于低阶比特(例如LSB)的分段所产生的失真可能被忽略。
分段200使得切换动作恒定并且如下文所述与DAC输出信号无关。分段200包括主开关104-n以及辅开关202。辅开关202包括分别连接至电流源208和210的两个差动对(即，差动开关对)204和206。每个开关204和206是主开关104-n的尺寸的一半。每个开关204和206引导一半的分段电流。在虚设开关中的两个差动对被以这种方式交叉连接：当辅开关202被触发时DAC输出电流并不改变。
主开关104-n和辅开关202被以这种方式驱动：在每个时钟周期中，主-辅对中有且仅有一个开关被触发。特别地，在每个时钟周期中，如果辅开关202被触发则主开关104-n是静态的(即，不被触发)，如果主开关104-n被触发则辅开关202是静态的(即，不被触发)。
辅开关202并不改变DAC输出电流。辅开关202产生与主开关104-n完全相同的瞬态。这导致分段200中的切换动作是恒定的并且与输出信号无关。结果是，不产生失真。恒定的切换动作还提供了跨越供电网络仅仅产生与信号无关的电压降落这一额外的好处。
现在参考图4A和4B，驱动器模块250的一个示例，其可被用于驱动主开关104-n和辅开关202从而在每个时钟周期中主-辅对中有且仅有一个开关被触发。图4A中示出了一般的驱动器模块250。驱动器模块250的一个特定实现方式的示例在图4B中示出。在图4A和4B中，d(n)和dd(n)表示在第n个时钟周期的输入的状态，并且d(n-1)和dd(n-1)表示在第(n-1)个时钟周期的输入的状态。相应地，dd(n)基于(i)dd(n-1)与(ii)d(n)和d(n-1)的XOR的XNOR生成。图4C示出了用于驱动器模块250的真值表。
现在参考图5，示出了一种用于消除电流舵型DAC中的谐波失真的方法300。尽管示出的方法描述了DAC的仅仅一个分段的操作，该操作可被扩展至DAC的任意数量的分段。在302，控制操作DAC的分段中的主开关并通过该主开关提供电流至DAC输出端。在304，在每个时钟周期期间，控制触发该分段中的主开关或辅开关。辅开关产生与主开关相同的瞬态，其消除了DAC输出中的谐波失真而不改变提供至DAC输出端的电流。
上文的描述实质上仅是示意性的并且绝不意图限制本公开内容、其应用、或使用。本公开内容宽泛的教导可以以多种形式实现。因此，尽管本公开内容包括特定示例，本公开内容的真正范围不应当被这样限制，这是因为基于对附图、说明书以及接下来的权利要求的研究，其他修改将变得明显。如这里所使用的，短语A、B和C中的至少一个应当被解释为是指逻辑的(A或B或C)，使用非排他式的逻辑或。应当理解的是，方法中的一个或多个步骤可被以不同顺序(或同时)执行而不改变本公开内容的原理。
在本申请中，包括下面的定义，术语模块可以用术语电路代替。术语模块可能是指以下部件的一部分或者包括以下部件：特定用途集成电路(ASIC)；数字、模拟、或混合的模／数离散电路；数字、模拟、或混合的模／数集成电路；组合的逻辑电路；现场可编程门阵列(FPGA)；执行代码的处理器(共享的、专用的、或组)；存储由处理器执行的代码的存储器(共享的、专用的、或组)；提供所描述功能的其它合适的硬件部件；或者上述部件的某些或全部的组合，例如在片上系统中。
术语代码，如上文所使用的，可包括软件、固件、和／或微代码，并可以指程序、例程、功能、类、和／或对象。术语共享处理器包含单个处理器，其执行来自多个模块的一些或全部代码。术语组处理器包含一处理器，其与额外的处理器结合，执行来自一个或多个模块的一些或全部代码。术语共享存储器包含单个存储器，其存储来自多个模块的一些或全部代码。术语组存储器包含一存储器，其与额外的存储器结合，存储来自一个或多个模块的一些或全部代码。术语存储器可以是术语计算机可读介质的子集。术语计算机可读介质并不包含通过介质传播的瞬时电气和电磁信号，并因此可被认为是有形的和非瞬时的。非瞬时的有形计算机可读介质的非限制性示例包括非易失性存储器、易失性存储器、磁存储器、和光存储器。
本申请中描述的装置和方法可由一个或多个处理器执行的一个或多个计算机程序部分或全部地执行。计算机程序包括处理器可执行的指令，其存储在至少一个非瞬时的有形计算机可读介质中。计算机程序还可包括和／或依赖于所存储的数据。

Claims (18)

1.一种数模转换器(DAC)，包括：
所述数模转换器的分段，包括：
第一开关，包括具有第一组输入的第一对晶体管，其中所述第一开关具有被连接至所述数模转换器的输出的第一输出；以及
第二开关，包括分别具有第二组输入和第三组输入的第二对晶体管和第三对晶体管，其中所述第二开关具有被连接至所述数模转换器的输出的第二输出；以及
驱动器模块，其基于所述数模转换器所接收的用于以由时钟确定的转换率从数字格式转换至模拟格式的数据来生成控制信号，以驱动所述第一组输入、所述第二组输入和所述第三组输入，其中所述控制信号在所述时钟的每个周期期间触发所述第一开关和所述第二开关中的一个，而与所述数模转换器接收的数据无关。
2.根据权利要求1所述的数模转换器，其中当所述第一开关和所述第二开关触发时，所述第一开关和所述第二开关分别产生第一瞬态和第二瞬态，并且其中所述第一瞬态和所述第二瞬态与所述数模转换器的输出无关。
3.根据权利要求1所述的数模转换器，其中当所述第一开关和所述第二开关触发时，所述第一开关和所述第二开关分别产生第一瞬态和第二瞬态，并且其中所述第一瞬态和所述第二瞬态减少所述数模转换器的输出中的谐波失真。
4.根据权利要求1所述的数模转换器，其中所述第二对晶体管和所述第三对晶体管是所述第一对晶体管的尺寸的一半。
5.根据权利要求1所述的数模转换器，其中所述第二对晶体管和所述第三对晶体管中的每一对晶体管传导所述第一对晶体管所传导的电流的一半。
6.根据权利要求1所述的数模转换器，其中所述第一开关将第一电流提供至所述数模转换器的输出，并且其中当所述第二开关触发时所述第一电流不发生改变。
7.根据权利要求1所述的数模转换器，进一步包括：
第一电流源，其生成第一电流并被连接至所述第一对晶体管；
第二电流源，其生成第二电流并被连接至所述第二对晶体管；以及
第三电流源，其生成第三电流并被连接至所述第三对晶体管；
其中所述第二电流和所述第三电流是所述第一电流的一半。
8.一种数模转换器(DAC)，包括：
所述数模转换器的分段，包括：
第一开关，包括均具有第一端子、第二端子、和第三端子的第一晶体管和第二晶体管，其中所述第一端子被分别连接至所述数模转换器的第一输出和第二输出，所述第二端子被连接至第一电流源，并且所述第三端子接收第一输入；以及
第二开关，包括均具有第一端子、第二端子、和第三端子的第三晶体管、第四晶体管、第五晶体管、和第六晶体管，其中所述第三晶体管和所述第五晶体管的所述第一端子被连接至所述数模转换器的所述第一输出，所述第三晶体管和所述第五晶体管的所述第二端子被连接至第二电流源，所述第四晶体管和所述第六晶体管的所述第一端子被连接至所述数模转换器的所述第二输出，所述第四晶体管和所述第六晶体管的所述第二端子被连接至第三电流源，所述第三晶体管和所述第六晶体管的所述第三端子接收第三输入，并且所述第四晶体管和所述第五晶体管的所述第三端子接收第三输入；以及
驱动器模块，其基于所述数模转换器所接收的用于以由时钟确定的转换率从数字格式转换至模拟格式的数据来生成所述第一输入、所述第二输入和所述第三输入，其中在所述时钟的每个周期期间，所述第一输入以及所述第二输入和所述第三输入触发所述第一开关和所述第二开关中的一个，而与所述数模转换器接收的数据无关。
9.根据权利要求8所述的数模转换器，其中当所述第一开关和所述第二开关触发时，所述第一开关和所述第二开关分别产生第一瞬态和第二瞬态，并且其中所述第一瞬态和所述第二瞬态与所述数模转换器的输出无关。
10.根据权利要求8所述的数模转换器，其中当所述第一开关和所述第二开关触发时，所述第一开关和所述第二开关分别产生第一瞬态和第二瞬态，并且其中所述第一瞬态和所述第二瞬态减少所述数模转换器的输出中的谐波失真。
11.根据权利要求8所述的数模转换器，其中所述第三晶体管、所述第四晶体管、所述第五晶体管、和所述第六晶体管是所述第一晶体管和所述第二晶体管的尺寸的一半。
12.根据权利要求8所述的数模转换器，其中所述第三晶体管和所述第四晶体管传导所述第一晶体管和所述第二晶体管所传导的电流的一半，并且其中所述第五晶体管和所述第六晶体管传导所述第一晶体管和所述第二晶体管所传导的电流的一半。
13.根据权利要求8所述的数模转换器，其中所述第一开关将第一电流提供至所述数模转换器的输出，并且其中当所述第二开关触发时所述第一电流不发生改变。
14.根据权利要求8所述的数模转换器，进一步包括：
第一电流源，其生成第一电流；
第二电流源，其生成第二电流；以及
第三电流源，其生成第三电流；
其中所述第二电流和所述第三电流是所述第一电流的一半。
15.一种用于数模转换器(DAC)的方法，包括：
通过控制所述数模转换器的分段中的第一开关来将第一电流提供至数模转换器的输出；
控制第二开关，所述第二开关被与所述数模转换器的分段中的第一开关并联连接并且被连接至所述数模转换器的输出；
基于所述数模转换器所接收的用于以由时钟确定的转换率从数字格式转换至模拟格式的数据来生成控制信号，以控制所述第一开关和所述第二开关；以及
在所述时钟的每个周期期间触发所述第一开关和所述第二开关中的一个，而与所述数模转换器接收的数据无关。
16.根据权利要求15所述的方法，其中当所述第一开关和所述第二开关触发时，所述第一开关和所述第二开关分别产生第一瞬态和第二瞬态，并且其中所述第一瞬态和所述第二瞬态与所述数模转换器的输出无关。
17.根据权利要求15所述的方法，其中当所述第一开关和所述第二开关触发时，所述第一开关和所述第二开关分别产生第一瞬态和第二瞬态，并且其中所述第一瞬态和所述第二瞬态减少所述数模转换器的输出中的谐波失真。
18.根据权利要求15所述的方法，进一步包括通过所述第一开关将第一电流提供至所述数模转换器的输出，其中当所述第二开关触发时所述第一电流不发生改变。
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