CN108259026A - 一种相位插值器电路及其提升线性度的方法 - Google Patents

Abstract

本发明公开了一种相位插值器电路及其提升线性度的方法，相位插值器电路包括N个相位插值器单元，N≥2；相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，差分开关管电路包括第一开关管和第二开关管；第一开关管与时钟信号输入端、负信号输出端、电流控制电路相连接；第二开关管与时钟信号输入端、正信号输出端、电流控制电路相连接；电流控制电路与控制信号输入端、差分开关管电路、偏置电流电路连接；偏置电流电路与参考信号输入端、电流控制电路、地连接。

Description

一种相位插值器电路及其提升线性度的方法

技术领域

本发明涉及一种相位插值器电路，尤其涉及一种相位插值器电路及其提升线性度的方法。

背景技术

相位插值器(PI，Phase Interpolator)电路在高速数模混合电路(如锁相环(PLL，Phase Locked Loop)电路、时钟数据恢复(CDR，Clock Data Recovery)电路等)中被广泛应。随着工作速度的不断提高，对相位插值器电路的精度要求也不断提高。普通相位插值器电路输出时钟的相位的积分非线性(INL，Integral Nonlinearity)、差分非线性(DNL，Differential Nonlinearity)往往会大于1最低有效位(LSB，Least Significant Bit)，影响相位插值器电路的后级电路的正常工作。如何减小相位插值器电路输出相位的INL和DNL是亟需解决的问题。

发明内容

为解决上述技术问题，本发明实施例提供了一种相位插值器电路及其提升线性度的方法。

本发明实施例提供的相位插值器电路，包括N个相位插值器单元，N≥2；所述相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，其中，

所述差分开关管电路包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；

所述电流控制电路通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路连接，并通过自身的第三端口与所述偏置电流电路连接；

所述偏置电流电路通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路连接，并通过自身的第三端口与地连接。

本发明实施例中，所述相位插值器单元包括四组差分开关管电路；其中，

第一组差分开关管电路中的第一开关管的第一端口与第一时钟信号输入端连接，第二开关管的第一端口与第二时钟信号输入端连接；

第二组差分开关管电路中的第一开关管的第一端口与第三时钟信号输入端连接，第二开关管的第一端口与第四时钟信号输入端连接；

第三组差分开关管电路中的第一开关管的第一端口与第二时钟信号输入端连接，第二开关管的第一端口与第一时钟信号输入端连接；

第四组差分开关管电路中的第一开关管的第一端口与第四时钟信号输入端连接，第二开关管的第一端口与第三时钟信号输入端连接。

本发明实施例中，所述相位插值器单元包括四组电流控制电路；其中，

第一组电流控制电路的第一端口与第一控制信号输入端连接；

第二组电流控制电路的第一端口与第二控制信号输入端连接；

第三组电流控制电路的第一端口与第三控制信号输入端连接；

第四组电流控制电路的第一端口与第四控制信号输入端连接。

本发明实施例中，所述四组差分开关管电路分别连接的负信号输出端连接在一起，所述四组差分开关管电路分别连接的正信号输出端连接在一起。

本发明实施例中，所述电流控制电路通过自身的第二端口与所述差分开关管电路连接，具体为：

所述电流控制电路通过自身的第二端口分别与所述差分开关管电路中的第一开关管的第三端口和第二开关管的第三端口连接。

本发明实施例中，所述第一开关管、所述第二开关管、所述电流控制电路、所述偏置电流电路均为N型金属-氧化物-半导体场效应NMOS管。

本发明实施例中，所述相位插值器电路还包括：第一电阻、第二电阻，其中，

所述第一电阻的第一端与电源连接，第二端与所述负信号输出端连接；

所述第二电阻的第一端与电源连接，第二端与所述正信号输出端连接。

本发明实施例提供的相位插值器电路提升线性度的方法，包括：

当通过相位插值器电路进行相位调整时，调整不同象限所占的权重，其中，所述相位插值器电路包括N个相位插值器单元，N≥2；

通过所述相位插值器电路中的N个相位插值器单元对相位进行调整。

本发明实施例中，所述相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，其中，

所述差分开关管电路包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；

所述电流控制电路通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路连接，并通过自身的第三端口与所述偏置电流电路连接；

所述偏置电流电路通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路连接，并通过自身的第三端口与地连接。

本发明实施例的技术方案中，相位插值器电路包括N个相位插值器单元，N≥2；所述相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，其中，所述差分开关管电路包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述电流控制电路通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路连接，并通过自身的第三端口与所述偏置电流电路连接；所述偏置电流电路通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路连接，并通过自身的第三端口与地连接。采用本发明实施例的技术方案，在每次相位跳变的时候，只需要改变并联的独立相位插值器单元的个数。由于独立相位插值器单元寄生小，电流可以快速稳定。每次增加或者减少一个独立相位插值器单元，电流的变化是线性的，对相位的改变是线性的。特别是在发生象限跳变的时候，只是增加或减少并联的独立相位插值器单元的个数，其实和象限内的相位跳变是没有区别的。通过这种方式，大大提高了相位插值器的线性度，保证了输出信号相位的平滑变化。

附图说明

附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

图1为传统的相位插值器电路图；

图2为本发明实施例的相位插值器电路的结构组成示意图；

图3为本发明实施例的PI CELL电路图；

图4为本发明实施例的PI电路总图；

图5为本发明实施例的相位插值器电路提升线性度的方法的流程示意图。

具体实施方式

为了能够更加详尽地了解本发明实施例的特点与技术内容，下面结合附图对本发明实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本发明实施例。

普通的相位插值器电路受到电流源的非线性的影响，输出时钟的相位是非线性变化的，相位的INL、DNL往往会大于1LSB。另外，由于受到大的寄生电容的影响，输出信号相位在改变时，电流的变化无法及时响应，导致相位很难平滑变化。这些都会降低相位插值器的性能。为此，本发明实施例提出一种相位插值器电路及其提升线性度的方法，极大的减小相位插值器输出相位的INL和DNL，进而提升相位插值器的性能。

图1为传统的相位插值器电路图，如图1所示，传统的相位插值器电路包括：金属-氧化物-半导体(MOS，Metal-Oxide-Semiconductor)管101至108、数模转换装置(IDAC)111、电阻114、115。IDAC输出电流随PI ctrl信号线性变化，调整四组差分开关管101与102、103与104、105与106、107与108的电流大小，控制CLK0、CLK90、CLK180、CLK270在输出时钟OUTP、OUTN中的权重，实现相位调整的功能。输出时钟的相位主要由流过的四对差分开关管电流的权重决定。通过调整四相时钟的比重，可以输出0°到360°之间任意相位的时钟。速率超过GHz的相位插值器，电流消耗比较大，因此尾管电流会比较大，四对差分开关管的尺寸也要相应增加。这样会导致节点A、B、C、D的寄生电容较大。在进行相位调整特别是象限跳变的时候，期望A、B、C、D四点的电位可以迅速从很低的电压跳变到几百mV，或者从几百mV跳变到低电压。由于寄生的影响，电压的改变需要一定的响应时间，调整电流会产生偏差，这样会导致相位不能及时改变，严重的影响了相位插值器的线性度。

本发明实施例的技术方案中，将图1中传统的相位插值器电路的差分开关管101至108、IDAC111，拆分成N个独立的单元。每一个独立单元的管子的尺寸是总尺寸的1/N。相位插值器的相位，由每个象限的电流权重决定，也就是单元的个数决定。

图2为本发明实施例的相位插值器电路的结构组成示意图，如图2所示，所述相位插值器电路包括N个相位插值器单元21，N≥2；所述相位插值器单元21包括：差分开关管电路211、电流控制电路212、偏置电流电路213，其中，

所述差分开关管电路211包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路212相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路212相连接；

所述电流控制电路212通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路211连接，并通过自身的第三端口与所述偏置电流电路213连接；

所述偏置电流电路213通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路212连接，并通过自身的第三端口与地连接。

本发明实施例中，所述相位插值器单元21包括四组差分开关管电路211；其中，

第一组差分开关管电路211中的第一开关管的第一端口与第一时钟信号输入端连接，第二开关管的第一端口与第二时钟信号输入端连接；

第二组差分开关管电路211中的第一开关管的第一端口与第三时钟信号输入端连接，第二开关管的第一端口与第四时钟信号输入端连接；

第三组差分开关管电路211中的第一开关管的第一端口与第二时钟信号输入端连接，第二开关管的第一端口与第一时钟信号输入端连接；

第四组差分开关管电路211中的第一开关管的第一端口与第四时钟信号输入端连接，第二开关管的第一端口与第三时钟信号输入端连接。

本发明实施例中，所述相位插值器单元21包括四组电流控制电路212；其中，

第一组电流控制电路212的第一端口与第一控制信号输入端连接；

第二组电流控制电路212的第一端口与第二控制信号输入端连接；

第三组电流控制电路212的第一端口与第三控制信号输入端连接；

第四组电流控制电路212的第一端口与第四控制信号输入端连接。

本发明实施例中，所述四组差分开关管电路211分别连接的负信号输出端连接在一起，所述四组差分开关管电路211分别连接的正信号输出端连接在一起。

本发明实施例中，所述电流控制电路212通过自身的第二端口与所述差分开关管电路211连接，具体为：

所述电流控制电路212通过自身的第二端口分别与所述差分开关管电路211中的第一开关管的第三端口和第二开关管的第三端口连接。

本发明实施例中，所述第一开关管、所述第二开关管、所述电流控制电路212、所述偏置电流电路213均为N型NMOS管。

本发明实施例中，所述相位插值器电路还包括：第一电阻22、第二电阻23，其中，

所述第一电阻22的第一端与电源连接，第二端与所述负信号输出端连接；

所述第二电阻23的第一端与电源连接，第二端与所述正信号输出端连接。

本发明实施例，在每次相位跳变的时候，只需要改变并联的独立相位插值器单元21的个数。由于独立相位插值器单元21寄生小，电流可以快速稳定。每次增加或者减少一个独立相位插值器单元21，电流的变化是线性的，对相位的改变是线性的。特别是在发生象限跳变的时候，只是增加或减少并联的独立相位插值器单元21的个数，其实和象限内的相位跳变是没有区别的。通过这种方式，大大提高了相位插值器的线性度，保证了输出信号相位的平滑变化。

下面结合图3和图4对本发明实施例的技术方案进一步的详细描述。

图3为本发明实施例的PI CELL电路图，所有NMOS管的衬底都与地相连。NMOS管101的漏极与相位插值器的正输出端OUTN相连，栅极与相位插值器输入信号CLK0相连，源极与A相连。NMOS管102的漏极与相位插值器的负输出端OUTP相连，栅极与相位插值器输入信号CLK180相连，源极与A相连。NMOS管103的漏极与相位插值器的正输出端OUTN相连，栅极与相位插值器输入信号CLK90相连，源极与B相连。NMOS管104的漏极与相位插值器的负输出端OUTP相连，栅极与相位插值器输入信号CLK270相连，源极与B相连。NMOS管105的漏极与相位插值器的正输出端OUTN相连，栅极与相位插值器输入信号CLK180相连，源极与C相连。NMOS管106的漏极与相位插值器的负输出端OUTP相连，栅极与相位插值器输入信号CLK0相连，源极与C相连。NMOS管107的漏极与相位插值器的正输出端OUTN相连，栅极与相位插值器输入信号CLK270相连，源极与D相连。NMOS管108的漏极与相位插值器的负输出端OUTP相连，栅极与相位插值器输入信号CLK0相连，源极与D相连。NMOS管109的栅极接ctrl0，漏极接A，源极E。NMOS管110的栅极接ctrl90，漏极接B，源极接E。NMOS管111的栅极接ctrl180，漏极接C，源极接E。NMOS管112的栅极接ctrl270，漏极接D，源极接E。NMOS管113的栅极接vref，漏极接E，源极接地。

图4为本发明实施例的PI电路总图，如图4所示，PI电路由电阻和N个PI CELL组成。所有的PI CELL的OUTP、OUTN分别接在一起。PI ctrl由数字电路输出控制。电阻114一端连接至电源，另外一端连接至相位插值器的输出端OUTN。电阻115一端连接至电源，另外一端连接至相位插值器的输出端OUTP。

图5为本发明实施例的相位插值器电路提升线性度的方法的流程示意图，如图5所示，所述方法包括：

步骤501：当通过相位插值器电路进行相位调整时，调整不同象限所占的权重，其中，所述相位插值器电路包括N个相位插值器单元，N≥2。

步骤502：通过所述相位插值器电路中的N个相位插值器单元21对相位进行调整。

本发明实施例中，所述相位插值器单元21包括：差分开关管电路211、电流控制电路212、偏置电流电路213，其中，

所述差分开关管电路211包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路212相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路212相连接；

所述电流控制电路212通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路211连接，并通过自身的第三端口与所述偏置电流电路213连接；

所述偏置电流电路213通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路212连接，并通过自身的第三端口与地连接。

本发明实施例，在每次相位跳变的时候，只需要改变并联的独立相位插值器单元21的个数。由于独立相位插值器单元21寄生小，电流可以快速稳定。每次增加或者减少一个独立相位插值器单元21，电流的变化是线性的，对相位的改变是线性的。特别是在发生象限跳变的时候，只是增加或减少并联的独立相位插值器单元21的个数，其实和象限内的相位跳变是没有区别的。通过这种方式，大大提高了相位插值器的线性度，保证了输出信号相位的平滑变化。

本领域技术人员应当理解，本实施例中的相位插值器电路可参照图1-图3所示的相位插值器电路进行理解。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (9)

1.一种相位插值器电路，其特征在于，所述相位插值器电路包括N个相位插值器单元，N≥2；所述相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，其中，

所述差分开关管电路包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；

所述电流控制电路通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路连接，并通过自身的第三端口与所述偏置电流电路连接；

所述偏置电流电路通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路连接，并通过自身的第三端口与地连接。

2.根据权利要求1所述的相位插值器电路，其特征在于，所述相位插值器单元包括四组差分开关管电路；其中，

第一组差分开关管电路中的第一开关管的第一端口与第一时钟信号输入端连接，第二开关管的第一端口与第二时钟信号输入端连接；

第二组差分开关管电路中的第一开关管的第一端口与第三时钟信号输入端连接，第二开关管的第一端口与第四时钟信号输入端连接；

第三组差分开关管电路中的第一开关管的第一端口与第二时钟信号输入端连接，第二开关管的第一端口与第一时钟信号输入端连接；

第四组差分开关管电路中的第一开关管的第一端口与第四时钟信号输入端连接，第二开关管的第一端口与第三时钟信号输入端连接。

3.根据权利要求2所述的相位插值器电路，其特征在于，所述相位插值器单元包括四组电流控制电路；其中，

第一组电流控制电路的第一端口与第一控制信号输入端连接；

第二组电流控制电路的第一端口与第二控制信号输入端连接；

第三组电流控制电路的第一端口与第三控制信号输入端连接；

第四组电流控制电路的第一端口与第四控制信号输入端连接。

4.根据权利要求2或3所述的相位插值器电路，其特征在于，所述四组差分开关管电路分别连接的负信号输出端连接在一起，所述四组差分开关管电路分别连接的正信号输出端连接在一起。

5.根据权利要求1所述的相位插值器电路，其特征在于，所述电流控制电路通过自身的第二端口与所述差分开关管电路连接，具体为：

所述电流控制电路通过自身的第二端口分别与所述差分开关管电路中的第一开关管的第三端口和第二开关管的第三端口连接。

6.根据权利要求1所述的相位插值器电路，其特征在于，所述第一开关管、所述第二开关管、所述电流控制电路、所述偏置电流电路均为N型金属-氧化物-半导体场效应NMOS管。

7.根据权利要求1至6任一项所述的相位插值器电路，其特征在于，所述相位插值器电路还包括：第一电阻、第二电阻，其中，

所述第一电阻的第一端与电源连接，第二端与所述负信号输出端连接；

所述第二电阻的第一端与电源连接，第二端与所述正信号输出端连接。

8.一种相位插值器电路提升线性度的方法，其特征在于，所述方法包括：

当通过相位插值器电路进行相位调整时，调整不同象限所占的权重，其中，所述相位插值器电路包括N个相位插值器单元，N≥2；

通过所述相位插值器电路中的N个相位插值器单元对相位进行调整。

9.根据权利要求8所述的相位插值器电路提升线性度的方法，其特征在于，所述相位插值器单元包括：差分开关管电路、电流控制电路、偏置电流电路，其中，

所述差分开关管电路包括第一开关管和第二开关管；所述第一开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与负信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；所述第二开关管通过自身的第一端口与时钟信号输入端连接，通过自身的第二端口与正信号输出端相连接，并通过自身的第三端口与所述电流控制电路相连接；

所述电流控制电路通过自身的第一端口与控制信号输入端连接，通过自身的第二端口与所述差分开关管电路连接，并通过自身的第三端口与所述偏置电流电路连接；

所述偏置电流电路通过自身的第一端口与所述参考信号输入端连接，通过自身的第二端口与所述电流控制电路连接，并通过自身的第三端口与地连接。