CN103872095A - P型ldmos器件的沟槽及工艺方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title abstract description 3
- 229910044991 metal oxide Inorganic materials 0.000 title abstract 2
- 150000004706 metal oxides Chemical class 0.000 title abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 9
- 239000010937 tungsten Substances 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims description 27
- 238000002513 implantation Methods 0.000 claims description 23
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 108091006146 Channels Proteins 0.000 claims description 13
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 11
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 11
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims description 2
- 230000005611 electricity Effects 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- Ceramic Engineering (AREA)
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Abstract
本发明公开了一种P型LDMOS器件的沟槽及工艺方法，在P型LDMOS工艺中，需要将源极与衬底进行电性连接，传统采用的多晶硅深沟槽工艺复杂且容易形成漏电，本发明将多晶硅深沟槽替换为钨沟道，并在沟槽底部及沟槽侧壁形成金属硅化物，使源区与衬底形成较好的连接，简化工艺流程，避免刻蚀误差出现栅极或源漏漏电，提高器件的稳定性。
Description
技术领域
本发明涉及半导体器件制造领域，特别是指一种P型LDMOS器件的沟槽，本发明还涉及所述沟槽的工艺方法。
背景技术
传统的P型LDMOS器件的剖视结构如图1所示，P阱4位于轻掺杂的N型外延2中，P阱4中具有轻掺杂漏11及漏区12，源区16位于N型沟道区9中。栅氧6及栅极7位于N型沟道区9与P阱4交界处，栅极7上淀积钨硅8。
在P型LDMOS中，要求将源区和衬底进行电性连接。目前的方法是通过刻蚀2.2μm的深沟槽到重掺杂N型硅衬底，在衬底底部做高浓度注入形成低阻区，最后再通过多晶硅淀积的方法填充重掺杂多晶硅，再回刻去除多余的多晶硅，沟槽里面的多晶硅作为连接源极和衬底的电连接通道，如图1所示。但是在多晶硅深沟槽的形成中，存在一定的工艺局限性，并且为形成金属硅化物而做的高掺杂的N型多晶硅刻蚀比较难以控制，工艺难度很大，这将会直接影响到源漏间的漏电性能以及源漏导通电阻。
发明内容
本发明所要解决的技术问题在于提供一种P型LDMOS器件的沟槽，提高器件稳定性。
本发明所要解决的另一技术问题在于提供所述P型LDMOS器件的沟槽的工艺方法。
为解决上述问题，本发明所述的P型LDMOS器件的沟槽，用于连接P型LDMOS器件的源区及衬底；所述P型LDMOS位于衬底上的外延中，具有相互抵靠接触的P阱及N型沟道区，所述P型LDMOS的源区位于N型沟道区中，P阱中具有轻掺杂漏区以及位于轻掺杂漏区中的所述P型LDMOS的漏区，外延表面具有所述P型LDMOS器件的栅氧及多晶硅栅极，多晶硅栅极上覆盖钨硅；所述P型LDMOS器件的沟槽底部位于N型衬底中，沟槽内壁及底部淀积一层金属硅化物，金属钨填充满沟槽，形成低阻通路，用于电性连接源区及衬底。
本发明提供一种P型LDMOS器件的沟槽工艺方法，包含如下工艺步骤：
第1步，在重掺杂的N型硅衬底上淀积轻掺杂N型外延，外延表面生长一层牺牲氧化层，光刻定义出P型阱区，进行离子注入；
第2步，去除光刻胶及牺牲氧化层，淀积栅氧化层，再淀积多晶硅并注入，最后再淀积一层钨硅；
第3步，光刻定义出沟道区，进行干法刻蚀去除去除沟道区上方的钨硅、多晶硅及栅氧，使外延露出，进行离子注入形成N型沟道区；
第4步，对钨硅、多晶硅以及栅氧化层进行干法刻蚀，形成P型LDMOS的栅极区；
第5步，制作栅极侧墙，进行轻掺杂漏注入；
第6步，光刻胶定义出P型LDMOS的源区及漏区，并进行P型离子注入；
第7步，去除光刻胶，在整个器件表面淀积介质层，并进行化学机械研磨；
第8步，光刻定义出沟槽区，刻蚀介质层到外延表面，去除光刻胶，利用介质层作为刻蚀沟槽的硬掩膜，沟槽底部位于衬底中；
第9步，淀积Ti及TiN,快速热过程在沟槽底部及内壁形成金属硅化物；
第10步，沟槽内填充金属钨，并化学机械平坦化研磨至介质层；
第11步，再次在器件表面淀积介质层。
进一步地，所述第1步中，P型阱区的注入剂量为1x1012～1.5x1012CM-2。
进一步地，所述第2步中，淀积的栅氧化层的厚度为多晶硅层的厚度为
钨硅的厚度为
进一步地，所述第3步中，离子注入形成P型沟道区，注入能量为180～200KeV,注入剂量为1x1012～1x1014CM-2,分多次不同角度注入。
进一步地，所述第5步中，P型轻掺杂漏区的注入剂量为2x1012～3x1012CM-2。
进一步地，所述第6步中，P型源区及漏区的离子注入剂量为5x1014～1x1015CM-2。
进一步地，所述第7步中，淀积介质层厚度为化学机械研磨至厚度为
进一步地，所述第11步中，再次淀积介质层厚度为
本发明所述的P型LDMOS器件深沟槽工艺方法，在沟槽底部及内壁上形成一层金属硅化物，并利用金属钨替代传统的多晶硅来填充沟槽，使源区与沟槽之间形成良好的连接，简化工艺流程，避免刻蚀误差出现栅极或源漏漏电，提高器件的稳定性。
附图说明
图1是P型LDMOS器件结构示意图；
图2～12是本发明工艺步骤示意图；
图13是本发明工艺步骤流程图。
附图标记说明
1是衬底，2是外延，3是牺牲氧化层，4是P阱，5是光刻胶，6是栅氧化层，7是多晶硅栅极，8是钨硅，9是N型沟道，10是栅极侧墙，11是轻掺杂漏LDD，12是漏区，13是介质层，14是沟槽，15是金属硅化物，16是源区，17是多晶硅沟槽，18是钨。
具体实施方式
本发明所述的P型LDMOS器件的沟槽，如图12所示，用于连接P型LDMOS器件的源区16及衬底1；所述P型LDMOS位于衬底1上的外延2中，具有相互抵靠接触的P阱4及N型沟道区9，所述P型LDMOS的源区16位于N型沟道区9中，P阱4中具有轻掺杂漏区11以及位于轻掺杂漏区11中的所述P型LDMOS的漏区12，外延2表面具有所述P型LDMOS器件的栅氧6及多晶硅栅极7，多晶硅栅极7上覆盖钨硅8；所述P型LDMOS器件的沟槽14底部位于N型衬底1中，沟槽14内壁及底部淀积一层金属硅化物15，金属钨18填充满沟槽14，形成低阻通路，用于电性连接源区16及衬底1。
本发明所述的P型LDMOS器件深沟槽工艺方法，现结合附图说明如下：
第1步，如图2所示，在重掺杂的N型硅衬底1上淀积轻掺杂N型外延2，外延2表面生长一层牺牲氧化层3，利用光刻胶5光刻定义出P型阱区，进行离子注入形成P型阱区4。P型阱区4的注入剂量为1x1012～1.5x1012CM-2。
第2步，如图3所示，去除光刻胶5及牺牲氧化层3，淀积栅氧化层6，再淀积多晶硅7并注入，最后再淀积一层钨硅8；淀积的栅氧化层6的厚度为多晶硅层7的厚度为
钨硅8的厚度为
第3步，如图4所示，光刻定义出沟道区9，进行干法刻蚀去除沟道区9上方的钨硅8、多晶硅7及栅氧6，使外延2露出，进行离子注入形成N型沟道区9。注入能量为180～200KeV,注入剂量为1x1012～1x1014CM-2,分多次不同角度注入。
第4步，如图5所示，对钨硅8、多晶硅7以及栅氧化层6进行干法刻蚀，形成P型LDMOS的栅极区。
第5步，如图6所示，制作栅极侧墙10，利用光刻胶5定义出轻掺杂漏区（LDD）11，进行轻掺杂漏注入，P型轻掺杂漏区11的注入剂量为2x1012～3x1012CM-2。
第6步，如图7所示，光刻胶5定义出P型LDMOS的源区16及漏区12，并进行P型离子注入；P型源区16及漏区12的离子注入剂量为5x1014～1x1015CM-2。
第7步，如图8所示，去除光刻胶5，在整个器件表面淀积一层厚度为
的介质层13，并进行化学机械研磨，研磨至厚度为
第8步，如图9所示，光刻定义出沟槽区14，刻蚀介质层13到外延2表面，去除光刻胶，利用介质层13为硬掩膜刻蚀沟槽，沟槽14底部位于衬底1中。
第9步，如图10所示，沟槽14内壁及底部淀积一层Ti及TiN,快速热过程在沟槽14底部及内壁形成金属硅化物15。
第10步，如图11所示，沟槽14内填充金属钨18，并化学机械平坦化研磨至介质层13。
第11步，再次在器件表面淀积一层厚度为的介质层13，连接源区16及衬底1的低阻垂直沟槽即形成了，如图12所示。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种P型LDMOS器件的沟槽，用于连接P型LDMOS器件的源区及衬底；所述P型LDMOS位于衬底上的外延中，具有相互抵靠接触的P阱及N型沟道区，所述P型LDMOS的源区位于N型沟道区中，P阱中具有轻掺杂漏区以及位于轻掺杂漏区中的所述P型LDMOS的漏区，外延表面具有所述P型LDMOS器件的栅氧及多晶硅栅极，多晶硅栅极上覆盖钨硅；所述P型LDMOS器件的沟槽，其特征在于：
沟槽底部位于N型衬底中，沟槽内壁及底部淀积一层金属硅化物，金属钨填充满沟槽，形成低阻通路，用于电性连接源区及衬底。
2.如权利要求1所述的一种P型LDMOS器件的沟槽工艺方法，其特征在于：包含如下工艺步骤：
第1步，在重掺杂的N型硅衬底上淀积轻掺杂N型外延，外延表面生长一层牺牲氧化层，光刻定义出P型阱区，进行离子注入；
第2步，去除光刻胶及牺牲氧化层，淀积栅氧化层，再淀积多晶硅并注入，最后再淀积一层钨硅；
第3步，光刻定义出沟道区，进行干法刻蚀去除沟道区上方的钨硅、多晶硅及栅氧，使外延露出，进行离子注入形成N型沟道区；
第4步，对钨硅、多晶硅以及栅氧化层进行干法刻蚀，形成P型LDMOS的栅极区；
第5步，制作栅极侧墙，进行轻掺杂漏注入；
第6步，光刻胶定义出P型LDMOS的源区及漏区，并进行P型离子注入；
第7步，去除光刻胶，在整个器件表面淀积介质层，并进行化学机械研磨；
第8步，光刻定义出沟槽区，刻蚀介质层到外延表面，去除光刻胶，利用介质层为硬掩膜刻蚀沟槽，沟槽底部位于衬底中；
第9步，淀积Ti及TiN,快速热过程在沟槽底部及内壁形成金属硅化物；
第10步，沟槽内填充金属钨，并化学机械平坦化研磨至介质层；
第11步，再次在器件表面淀积介质层。
3.如权利要求2所述的P型LDMOS器件的沟槽工艺方法，其特征在于：所述第1步中，P型阱区的注入剂量为1x1012～1.5x1012CM-2。
4.如权利要求2所述的P型LDMOS器件的沟槽工艺方法，其特征在于：所述第2步中，淀积的栅氧化层的厚度为
多晶硅层的厚度为
钨硅的厚度为
5.如权利要求2所述的P型LDMOS器件的沟槽工艺方法，其特征在于：所述第3步中，离子注入形成P型沟道区，注入能量为180～200KeV,注入剂量为1x1012～1x1014CM-2,分多次不同角度注入。
6.如权利要求2所述的P型LDMOS器件的沟槽工艺方法，其特征在于：所述第5步中，P型轻掺杂漏区的注入剂量为2x1012～3x1012CM-2。
7.如权利要求2所述的P型LDMOS器件的沟槽工艺方法，其特征在于：所述第6步中，P型源区及漏区的离子注入剂量为5x1014～1x1015CM-2。
8.如权利要求2所述的P型LDMOS器件的沟槽工艺方法，其特征在于：所述第7步中，淀积介质层厚度为
化学机械研磨至厚度为
9.如权利要求2所述的P型LDMOS器件的沟槽工艺方法，其特征在于：所述第11步中，再次淀积介质层厚度为
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210553008.1A CN103872095B (zh) | 2012-12-18 | 2012-12-18 | P型ldmos器件的沟槽及工艺方法 |
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| CN103872095A true CN103872095A (zh) | 2014-06-18 |
| CN103872095B CN103872095B (zh) | 2016-10-26 |
Family
ID=50910454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210553008.1A Active CN103872095B (zh) | 2012-12-18 | 2012-12-18 | P型ldmos器件的沟槽及工艺方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103872095B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109192780A (zh) * | 2018-08-29 | 2019-01-11 | 电子科技大学 | 一种横向mosfet器件及其制备方法 |
| CN110429034A (zh) * | 2019-08-23 | 2019-11-08 | 上海华虹宏力半导体制造有限公司 | 形成高压阱区的方法 |
| CN114628247A (zh) * | 2022-05-12 | 2022-06-14 | 北京芯可鉴科技有限公司 | Igbt器件的制造方法及igbt器件 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1828942A (zh) * | 2006-01-19 | 2006-09-06 | 电子科技大学 | 射频dmos功率器件 |
| US20080197411A1 (en) * | 2007-02-20 | 2008-08-21 | Ciclon Semiconductor Device Corp. | Mos transistor device in common source configuration |
| CN102237406A (zh) * | 2010-04-22 | 2011-11-09 | 上海华虹Nec电子有限公司 | 射频ldmos器件及其制造方法 |
-
2012
- 2012-12-18 CN CN201210553008.1A patent/CN103872095B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1828942A (zh) * | 2006-01-19 | 2006-09-06 | 电子科技大学 | 射频dmos功率器件 |
| US20080197411A1 (en) * | 2007-02-20 | 2008-08-21 | Ciclon Semiconductor Device Corp. | Mos transistor device in common source configuration |
| CN102237406A (zh) * | 2010-04-22 | 2011-11-09 | 上海华虹Nec电子有限公司 | 射频ldmos器件及其制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109192780A (zh) * | 2018-08-29 | 2019-01-11 | 电子科技大学 | 一种横向mosfet器件及其制备方法 |
| CN109192780B (zh) * | 2018-08-29 | 2020-11-27 | 电子科技大学 | 一种横向mosfet器件及其制备方法 |
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