CN103839878B - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供具有第一导电层和第二导电层的半导体衬底，半导体衬底表面具有第一介质层；在第一介质层表面形成掩膜层，掩膜层内具有第三开口和第四开口，第三开口与第一导电层的位置对应，第四开口与第二导电层的位置对应；以掩膜层为掩膜，刻蚀第一介质层，形成暴露出第一导电层的第一开口和暴露出第二导电层的第二开口，第二开口包括相互贯通的第一子开口和第二子开口，第二子开口的开口尺寸大于第一子开口的开口尺寸；在第一开口和第二开口内形成第一金属层；在第一开口内的第一金属层表面形成第二介质层；之后，在第一开口和第二开口内填充满第二金属层。所述半导体结构的形成方法简单，形成的半导体结构性能稳定。

Description

半导体结构的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
在现有的集成电路工艺中，大马士革结构（Damascene）和金属-绝缘层-金属（MIM）结构的金属电容器均为目前集成电路中的常用结构。
其中，由于金属-绝缘层-金属结构的金属电容器具有电阻值低、寄生电容（Parasitic Capacitance）小的优点，而且没有耗尽层感应电压（Induced Voltage）偏移的问题，因此所述金属-绝缘层-金属结构的电容器得以在模拟电路、射频电路或混合信号电路中被广泛应用。
请参考图1，是现有技术的具有金属-绝缘层-金属结构的金属电容器的剖面结构示意图，包括：位于半导体衬底100内的导电层101；位于所述半导体衬底100和导电层101表面的第一介质层102，所述第一介质层102内具有暴露出导电层101和部分半导体衬底100的开口（未示出）；位于所述开口的侧壁和底部表面的第一金属层103和所述第一金属层103表面的第二介质层104；位于所述第二介质层104表面且填充满所述开口的第二金属层105。其中，所述第二金属层105的材料为铜，由于铜具有低电阻的特性，使所述金属电容器具有更良好的特性。
此外，随着集成电路的集成度不断提高，半导体器件的特征尺寸不断减小，铜以其低电阻的特性成为了金属互连结构的主流材料；为了克服铜材料难以被刻蚀的问题，大马士革结构成为制作铜金属互连的主要结构。
然而，在现有的集成电路制造工艺中，形成所述金属-绝缘层-金属结构电容器和大马士革结构的工艺集成度较低，工艺流程过于复杂。
更多大马士革和金属-绝缘层-金属结构电容器及其形成方法的相关资料请参考公开号为US2007/0057305的美国专利文件。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，简化形成金属-绝缘层-金属结构电容器和大马士革结构的工艺。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底内具有第一导电层和第二导电层，所述第一导电层和第二导电层的表面和半导体衬底的表面齐平，所述半导体衬底、第一导电层和第二导电层的表面具有第一介质层；在所述第一介质层表面形成掩膜层，所述掩膜层内具有第三开口和第四开口，所述第三开口暴露出与第一导电层的位置对应的第一介质层表面，所述第四开口暴露出与第二导电层的位置对应的第一介质层表面第二导电层；以所述掩膜层为掩膜，刻蚀所述第一介质层，形成暴露出第一导电层的第一开口、和暴露出第二导电层的第二开口，所述第二开口包括暴露出第二导电层的第一子开口、以及底部与所述第一子开口贯通的第二子开口，所述第二子开口的开口尺寸大于所述第一子开口的开口尺寸；在所述第一开口和第二开口的侧壁和底部表面、以及第一介质层表面形成第一金属层；在所述第一开口的侧壁和底部的第一金属层表面形成第二介质层；在形成所述第二介质层后，在所述第一开口和第二开口内形成填充满所述第一开口和第二开口的第二金属层；去除高于第一介质层表面的第二金属层、第二介质层、第一金属层和掩膜层。
可选的，所述第一开口和第二开口的形成工艺为：在所述掩膜层表面、以及第四开口的侧壁和部分底部表面形成光刻胶层，所述光刻胶层暴露出第二导电层的对应位置；以所述光刻胶层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第三开口和第四开口底部的第一介质层，形成与第一导电层位置对应的第五开口，以及与第二导电层位置对应的第六开口；去除所述光刻胶层，并以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第四开口、第五开口和第六开口的底部直至暴露出半导体衬底为止，形成暴露出第一导电层的第一开口，和暴露出第二导电层的第二开口。
可选的，所述光刻胶层还覆盖第三开口的侧壁和部分底部的第一介质层表面。
可选的，所述掩膜层包括第一子掩膜层，所述第一子掩膜层的材料为氮化钛、钛、氮化钽和钽中的一种或多种组合。
可选的，所述掩膜层还包括第二子掩膜层，所述第二子掩膜层位于所述第一子掩膜层和第一介质层之间，或位于所述第一子掩膜层表面，所述第二子掩膜层的材料为氧化硅、氮碳化硅和氮化硅中的一种或多种组合。
可选的，还包括：所述第二介质层表面具有第三金属层，所述第三金属层的材料为钌、钛、钛、氮化钽、钽或铜锰合金。
可选的，所述第二介质层和第三金属层的形成工艺为：在所述第一金属层表面覆盖第二介质薄膜；在所述第二介质薄膜表面形成第三金属薄膜；去除第二开口的第一子开口和第二子开口的侧壁和底部表面的第三金属薄膜和第二介质薄膜。
可选的，所述第三金属层还覆盖第一介质层表面的第一金属层表面，以及第二开口内的第一金属层表面。
可选的，所述第二介质层和第三金属层的形成工艺为：在所述第一金属层表面覆盖第二介质薄膜；去除第二开口的第一子开口和第二子开口的侧壁和底部表面的第二介质薄膜，形成第二介质层；在所述第二介质层和第一金属层表面覆盖第三金属层。
可选的，所述第二金属层的材料为铜。
可选的，所述第二金属层的形成工艺为化学气相沉积工艺、物理气相沉积工艺、电镀工艺、或物理气相沉积工艺和电镀工艺相结合。
可选的，所述第一金属层的材料为钌、钛、钛、氮化钽、钽或铜锰合金。
可选的，所述第二介质层的材料为高K介质材料。
可选的，所述高K介质材料包括：HfO2、ZrO2、HfSiNO、Al2O3或SbO。
可选的，所述第一介质层的材料为氧化硅、氮化硅或低K介质材料。
可选的，所述半导体衬底和第一介质层之间具有刻蚀阻挡层，所述刻蚀阻挡层的材料为氧化硅、氮化硅或低K介质材料，且所述刻蚀阻挡层与所述第一介质层的材料不同。
可选的，所述第一导电层和第二导电层的材料为铜、钨或铝。
与现有技术相比，本发明的技术方案具有以下优点：
在第一介质层表面形成掩膜层，所述掩膜层定义了后续所需形成的第一开口和第二开口的位置及开口形状；以所述掩膜层为掩膜刻蚀所述第一介质层直至暴露出第一导电层和第二导电层为止，于第一导电层表面形成第一开口，用于形成电容结构，于第二导电层表面形成第二开口，用于形成大马士革结构；其中，所述第二开口包括暴露出第二导电层的第一子开口、以及底部与所述第一子开口贯通的第二子开口，所述第二子开口的开口尺寸大于所述第一子开口的开口尺寸；所述第一开口和第二开口采用同一掩膜层，在同一刻蚀工艺中形成，能够节省工艺步骤和工艺时间，而且节约成本。
此外，在形成第一开口和第二开口之后，第一开口和第二开口的侧壁和底部表面同时形成第一金属层；并在第一开口的第一金属层表面形成第二介质层之后，同时在所述第一开口和第二开口内形成填充满第二金属层，并去除高于第一介质层的第二金属层、第二介质层、第一金属层和掩膜层；由于所述第一开口和第二开口内的第一金属层和第二金属层同时形成，能够进一步简化工艺；而且，高于第一介质层表面的第二金属层、第二介质层、第一金属层和掩膜层同时被去除，减少了所述去除工艺的次数，能够避免因多次去除工艺而造成对第一介质层表面和形成于半导体衬底表面的其他器件表面的损伤，使所形成的半导体器件的形貌良好，且性能稳定。
附图说明
图1是现有技术的具有金属-绝缘层-金属结构的金属电容器的剖面结构示意图；
图2至图5是现有形成金属-绝缘层-金属结构电容器和大马士革结构的过程的剖面结构示意图；
图6至图13是本发明的实施例所述的半导体结构的形成方法的剖面结构示意图。
具体实施方式
制作所述金属-绝缘层-金属结构电容器和大马士革结构的工艺流程不易集成，使集成电路的制造工艺过于复杂。
本发明的发明人经过研究发现，由于用于形成所述金属-绝缘层-金属结构电容器和大马士革结构的开口形状不同，因此其形成工艺也不同；而且，如图1所示，所述金属-绝缘层-金属结构电容器由第一金属层103、第二介质层104和第二金属层105构成。而现有技术的大马士革结构仅由金属构成；由于所述金属-绝缘层-金属结构电容器的结构和大马士革结构不同，因此，在现有的集成电路工艺中，所述金属-绝缘层-金属结构电容器和大马士革结构采用各自的工艺流程分别形成，使集成电路的制造工艺复杂；具体的，图2至图5是现有形成金属-绝缘层-金属结构电容器和大马士革结构的过程的剖面结构示意图，包括：
请参考图2，提供具有第一导电层201和第二导电层202的半导体衬底200，所述第一导电层201和第二导电层202的表面与半导体衬底200表面齐平，所述第一导电层201、第二导电层202和半导体衬底200表面具有第一介质层203，所述介质层203具有暴露出第一导电层201和部分半导体衬底200的第一开口204。
请参考图3，在所述第一介质层203表面、和第一开口204（如图2所示）的侧壁和底部表面形成第一金属层205、第一金属层205表面的第二介质层206、以及第二介质层206表面的第二金属层207，且所述第二金属层207填充满所述第一开口204；采用第一次化学机械抛光工艺去除高于第一介质层203表面的第一金属层205、第二介质层206和第二金属层207，形成电容结构。
请参考图4，在第一次化学机械抛光工艺之后，在所述第一介质层203内形成暴露出第二导电层202的第二开口208，所述第二开口208包括暴露出第二导电层的第一子开口（未示出），以及底部与第一子开口贯通的第二子开口（未示出），所述第二子开口的尺寸大于所述第一子开口的尺寸。
请参考图5，在所述第二开口208内填充满金属材料，并采用第二次化学机械抛光工艺去除高于第一介质层203表面的金属材料，形成大马士革结构209。
在上述形成金属-绝缘层-金属结构电容器和大马士革结构209的过程中，在形成完电容结构之后，再形成大马士革结构，其工艺过程复杂；而且，在第一开口204（如图2所示）内形成第一金属层205、第二介质层206和第二金属层207之后，需要进行第一次化学机械抛光工艺，而在第二开口208内填充金属材料之后，需要进行第二次化学机械抛光工艺，而两次化学机械抛光工艺容易造成第一介质层203的凹陷，或在第二次化学机械抛光过程中，对已形成的电容结构表面造成损伤；使所形成的器件形貌和性能不良。
经过本发明的发明人进一步研究，在第一介质层表面形成掩膜层，所述掩膜层暴露出第一导电层和第二导电层对应位置的第一介质层表面；以所述掩膜层为掩膜刻蚀所述第一介质层直至暴露出第一导电层和第二导电层为止，于第一导电层表面形成第一开口，于第二导电层表面形成第二开口；所述第二开口包括暴露出第二导电层的第一子开口、以及底部与所述第一子开口贯通的第二子开口，所述第二子开口的开口尺寸大于所述第一子开口的开口尺寸，能够用于形成大马士革结构，而所述第一开口能够用于形成电容结构；所述第一开口和第二开口采用同一掩膜层，在同一刻蚀工艺中形成，能够节省工艺步骤和工艺时间，而且节约成本。
此外，在形成第一开口和第二开口之后，第一开口和第二开口的侧壁和底部表面、以及第一介质层表面覆盖第一金属层；并在第一开口的第一金属层表面形成第二介质层之后，同时在所述第一开口和第二开口内形成填充满第二金属层，并去除高于第一介质层的第二金属层；由于所述第一开口和第二开口内的第一金属层和第二金属层同时形成，能够进一步简化工艺；而且，高于第一介质层表面的第二金属层、第二介质层、第一金属层和掩膜层能够同时被去除，从而减少了化学机械抛光的次数；进而，减少了工艺对第一介质层表面和形成于半导体衬底表面的其他器件的损伤，使所形成的半导体器件的形貌良好，且性能稳定。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图6至图13是本发明的实施例所述的半导体结构的形成方法的剖面结构示意图。
请参考图6，提供半导体衬底300，所述半导体衬底300内具有第一导电层301和第二导电层302，所述第一导电层301和第二导电层302的表面和半导体衬底300的表面齐平，所述半导体衬底300、第一导电层301和第二导电层302的表面具有第一介质层303。
所述半导体衬底300用于为后续工艺提供工作平台；所述半导体衬底300为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化硅或砷化镓等）。或者，所述半导体衬底300包括：基底，以及形成于所述基底表面具有若干层重叠设置的器件层或介质层，所述基底包括上述各类衬底，而所述器件层或介质层由前序工艺形成，所述第一导电层301和第二导电层302位于顶层的器件层或介质层内，且所述第一导电层301和第二导电层302的表面与所述器件层或介质层的表面齐平。
所述第一导电层301和第二导电层302的材料为铜、钨或铝；所述第一导电层301用于电连接后续所形成的电容结构的电极，所述第二导电层302用于与后续形成的大马士革结构电连接；所述第一导电层301和第二导电层302的形成工艺为：在所述半导体衬底内形成两个开口；在所述两个开口的侧壁和底部表面形成停止层，所述停止层的材料为钛、钽、氮化钛和氮化钽中的一种或多种组合；在所述停止层表面形成填充满所述两个开口的金属材料；采用化学机械抛光工艺去除高于所述半导体衬底300表面的金属材料和停止层，在所述两个开口内形成第一导电层301和第二导电层302。其中，由于所填充的金属材料与所述停止层的材料不同，因此所述停止层用于定义化学机械抛光工艺的停止位置，并通过一定程度的过抛光暴露出半导体衬底300表面。
所述第一介质层303的材料为氧化硅、氮化硅、低K介质材料或超低K（Ultra Low-k）材料，所述第一介质层303内在后续工艺中形成电容结构和大马士革结构；在本实施例中，所述半导体衬底300、第一导电层301和第二导电层302与所述第一介质层304之间具有刻蚀阻挡层320，所述刻蚀阻挡层320的材料为氧化硅、氮化硅或低K介质材料，且所述刻蚀阻挡层320与所述第一介质层303的材料不同；所述刻蚀阻挡层320用于在后续采用刻蚀工艺形成用于形成电容结构和大马士革结构的开口时，定义刻蚀工艺的停止位置，并在刻蚀停止后，通过一定的过刻蚀工艺以暴露出第一导电层301或第二导电层302，从而使所述刻蚀工艺更容易控制。
请参考图7，在所述第一介质层303表面形成掩膜层304，所述掩膜层304内具有第三开口305和第四开口306，所述第三开口305暴露出与第一导电层301的位置对应的第一介质层303表面，所述第四开口306暴露出与第二导电层302的位置对应的第一介质层303表面第二导电层302。
所述掩膜层304用于在后续刻蚀用于形成电容结构和大马士革结构的开口时，作为掩膜，从而能够使后续用于形成电容结构和大马士革结构的开口同时形成，进而能够简化工艺步骤和工艺时间。在本实施例中，由于所述第一导电层301表面后续形成电容结构，所述第二导电层302表面后续形成大马士革结构，因此贯穿所述掩膜层304的第三开口305定义了后续形成的电容结构的位置及表面图形，第四开口306定义了后续形成的大马士革结构的位置及表面图形。
所述掩膜层304的形成工艺为：在所述第一介质层303表面形成掩膜薄膜；在所述掩膜薄膜表面形成第一光刻胶层（未示出），所述第一光刻胶层定义了第三开口305和第四开口306的对应位置；以所述第一光刻胶层为掩膜，刻蚀所述掩膜薄膜直至暴露出第一介质层303表面为止，形成第三开口305和第四开口306。
本实施例中，所述掩膜层304的材料为氮化钛、钛、氮化钽和钽中的一种或多种组合；在另一实施例中，所述掩膜层304包括第一子掩膜层和第二子掩膜层，所述第一子掩膜层的材料为氮化钛、钛、氮化钽和钽中的一种或多种组合，所述第二子掩膜层的材料为氧化硅、氮碳化硅和氮化硅中的一种或多种组合；所述第二子掩膜层位于所述第一子掩膜层和第一介质层303之间，或位于所述第一子掩膜层表面；当所述第二子掩膜层位于所述第一子掩膜层表面时，所述第二子掩膜层用于在曝光形成第一光刻胶层时，作为抗反射层；当所述第二子掩膜位于第一子掩膜层和第一介质层303之间时，所述第二子掩膜层用于作为刻蚀形成第三开口305和第四开口306时的刻蚀停止层，并通过一定的过刻蚀暴露出第一介质层303表面。
请参考图8，在所述掩膜层304表面、以及第四开口306（如图7所示）的侧壁和部分底部表面形成第二光刻胶层307，所述第二光刻胶层307暴露出与第二导电层302位置对应的第一介质层303表面；以所述第二光刻胶层307为掩膜，刻蚀所述第一介质层303，形成与第一导电层301位置对应的第五开口308，以及与第二导电层302位置对应的第六开口309。
所述第二光刻胶层307在第四开口306底部定义了后续形成的第二开口内的第一子开口的位置及开口形状；由于后续形成的第二开口用于形成大马士革结构，而所述大马士革结构包括接触孔部分及电连接层部分，因此所述第二开口需要通过两次刻蚀工艺，以形成尺寸不同的第一子开口，以及与第一子开口贯通的第二子开口，且所述第二子开口的尺寸大于所述第一子开口；而本实施例中，为了简化工艺步骤，所述第二开口与用于形成电容结构的第一开口同时形成，因此所述第一开口也通过两次刻蚀工艺形成。
所述第二光刻胶层307通过旋涂工艺和旋涂工艺之后的曝光工艺形成，暴露出第四开口306的部分底部表面，以及第三开口305；所述第二光刻胶层307定义了后续所形成的第二开口中第一子开口的尺寸，而所述第一子开口在后续工艺中用于形成大马士革结构中的接触孔。
所述第五开口308和第六开口309的形成工艺为：以所述第二光刻胶层307为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第三开口305（如图7所示）和第四开口306（如图7所示）底部的第一介质层303，形成所述第五开口308和第六开口309；所述第六开口309的底部到刻蚀阻挡层320的距离不大于后续所需形成的第二开口内的第二子开口的深度，从而保证了后续形成第二开口的刻蚀工艺在形成所需深度的第二子开口的同时，能够使第一子开口暴露出刻蚀阻挡层303表面；此外，所述第五开口308为后续所形成的第一开口的一部分，由于所述第五开口308与第六开口309在同一刻蚀工艺中形成，因此其深度相同；进而，在后续去除所述第二光刻胶层307之后，再次刻蚀所述第六开口309底部，以暴露出第二导电层302时，能够同时刻蚀第五开口308的底部，以形成暴露出第一导电层301的第一开口。
在本实施例中，所述第二光刻胶层307完全暴露出第三开口305，使后续所形成的第一开口的侧壁与半导体衬底300表面垂直；由于所述第一开口的侧壁和底部的面积决定了后续所形成的电容结构内两层电极之间的重叠面积，而所述重叠面积决定了后续所形成电容结构的电容值；因此，所述第一开口的侧壁形状能够根据所形成的电容器所需的电容值而具体调整，以增大或减小后续所形成与第一开口内的第一金属层和第二金属层之间的重叠面积，使所产生的电容值满足工艺需求。
在其他实施例中，所述第二光刻胶层（未示出）还覆盖第三开口305的侧壁和部分底部的第一介质层303表面，从而使所形成的第五开口（未示出）的尺寸小于所述第三开口305的尺寸；在后续去除所述第二光刻胶层，并再次进行刻蚀工艺暴露出第一导电层301之后，所形成的第一开口由暴露出第一导电层301的第三子开口（未示出），以及与所述第三子开口贯通的第四子开口（未示出）构成，且所述第四子开口的尺寸大于所述第三子开口的尺寸；从而，能够增加了后续所形成的第一开口的侧壁面积，以增加后续所形成的电容结构的电容值。
请参考图9，去除所述第二光刻胶层307（如图8所示），并以所述掩膜层304为掩膜，采用各向异性的干法刻蚀工艺同时刻蚀所述第四开口306（如图7所示）、第五开口308（如图8所示）和第六开口309（如图8所示）的底部的第一介质层303，直至暴露出半导体衬底300为止，形成暴露出第一导电层301的第一开口310，和暴露出第二导电层302的第二开口311。
所述第二开口311包括暴露出第二导电层302的第一子开口311a、以及底部与所述第一子开口311a贯通的第二子开口311b，所述第二子开口311b的开口尺寸大于所述第一子开口311a的开口尺寸；所形成的第二开口3111在后续工艺中用于形成大马士革结构。
其中，所述第一子开口311a通过刻蚀所述第六开口309底部形成，所述第二子开口311b通过刻蚀所述第四开口306底部形成；而所述第六开口309的尺寸小于所述第四开口306的尺寸，因此能够形成开口尺寸小于第二子开口311b的第一子开口311a；所述第一子开口311a在后续工艺中用于形成大马士革结构中的接触孔，而所述第二子开口311b用于在后续工艺中形成大马士革结构中的导电层。
本实施例中，当去除第二光刻胶层307之后，干法刻蚀工艺之前，所述掩膜层304暴露出与第一导电层301位置对应的第五开口308，以及与第二导电层302位置对应的第四开口306，而所述第四开口306的底部与所述第六开口309贯通，且所述第六开口309的尺寸小于所述第四开口306的尺寸；因此，在所述去除第二光刻胶层307之后的各向异性的干法刻蚀工艺中，所述第四开口306、第五开口308和第六开口309的底部同时被刻蚀；由于所述第五开口308和第六开口309的深度相同，因此，当刻蚀所述第六开口309至暴露出第二导电层302时，也能够刻蚀所述第五开口308至暴露出第一导电层301，从而使第一开口310和第二开口311同时形成，能够简化工艺步骤，并节省工艺时间和成本。
而且，所述第六开口309的底部到刻蚀阻挡层320的距离不大于所述第二子开口311b的深度，当刻蚀所述第四开口306的底部以形成所需深度的第二子开口311b时，能够保证刻蚀所述第六开口309底部所形成的第一子开口311a能够完全暴露出刻蚀阻挡层320；而所述刻蚀阻挡层320的材料与第一介质层303的材料不同，在刻蚀所述第一介质层303时，所述刻蚀阻挡层320相对于所述第一介质层303具有刻蚀选择比，因此，所述刻蚀工艺在所述刻蚀阻挡层320处停止；且当形成第一开口310和第二开口312之后，去除所述第一开口310和第二开口312底部的刻蚀阻挡层320，而由于所述刻蚀阻挡层320的材料与第一介质层303的材料不同，因此去除所述刻蚀阻挡层320的工艺不会损伤所述第一开口310和第二开口312的形貌。
此外，同时形成第一开口310和第二开口310，使后续能够同时在所述第一开口310与第二开口311内填充金属并进行化学机械抛光工艺，以形成大马士革结构和电容结构，进一步简化工艺；而同时填充金属并抛光不仅能够节省工艺步骤，还能够减少化学机械抛光工艺的次数，以减少抛光工艺对所形成的半导体器件表面的损伤，使所形成的半导体器件的性能稳定。
在其他实施例中，所述第二光刻胶层（未示出）还覆盖第三开口305的侧壁和部分底部的第一介质层303表面，从而使所形成的第五开口（未示出）的尺寸小于所述第三开口305的尺寸；从而在去除所述第二光刻胶层之后，刻蚀所述第五开口308时，所述第三开口的底部也同时被刻蚀，能够形成暴露出第一导电层301的第三子开口（未示出），以及与所述第三子开口贯通的第四子开口（未示出）构成，且所述第四子开口的尺寸大于所述第三子开口的尺寸；从而，所述第一开口的侧壁面积增加，能够增加后续形成于所述第一开口内的第一金属层和第二金属层之间的重叠面积，以此增加后续所形成的电容结构的电容值。
请参考图10，在所述第一开口310和第二开口311的侧壁和底部表面、以及第一介质层303表面形成第一金属层312。
所述第一金属层312的材料为钌、钛、钛、氮化钽、钽或铜锰合金；所述第一金属层312的形成工艺为化学气相沉积工艺或物理气相沉积工艺；位于所述第一开口310内的第一金属层312用于作为所形成的电容结构中的一层电极，通过所述第一导电层301被施加偏压；位于所述第二开口311内的第一金属层312用于在后续采用电镀工艺形成第二金属层时作为导电层以生长铜材料；此外，位于所述第一介质层303表面的第一金属层312还能够在后续形成第二金属层之后，进行化学机械抛光工艺时，作为抛光停止层。
请参考图11，在所述第一开口310的侧壁和底部的第一金属层312表面形成第二介质层313、以及第二介质层313表面的第三金属层314。
所述第二介质层313的材料为高K介质材料；所述高K介质材料包括：HfO2、ZrO2、HfSiNO、Al2O3或SbO；所述第三金属层314的材料为钌、钛、钛、氮化钽、钽或铜锰合金；所述第二介质层313用于作为后续所形成的电容结构中两层电极之间的电介质层；由于所述第二介质层313无法导电，因此需要形成所述第三金属层314，用于在后续采用电镀工艺在所述第一开口310内形成第二金属层时，作为导电层。
在本实施例中，所述第二介质层313和第三金属层314的形成工艺为：在所述第一金属层312表面覆盖第二介质薄膜；在所述第二介质薄膜表面形成第三金属薄膜；在所述第一开口310内以及部分第一介质层303表面的第三金属薄膜表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀所述第三金属薄膜和第二介质薄膜。在所述刻蚀工艺之后，所述第一子开口311a和第二子开口311b的侧壁和底部表面的第三金属薄膜和第二介质薄膜被去除，后续能够在第二开口311内的第一金属层312表面形成第二金属层，以形成大马士革结构。
在其他实施例中，所述第三金属层（未示出）还覆盖第一介质层303上的第一金属层312表面，以及第二开口311内的第一金属层312表面；所述第二介质层313和第三金属层的形成工艺为：在所述第一金属层312表面覆盖第二介质薄膜；在所述第一开口310内以及部分第一介质层303上的第二介质薄膜表面形成光刻胶层；以所述光刻胶层为掩膜，刻蚀第二开口311的第一子开口和第二子开口的侧壁和底部表面的第二介质薄膜，形成第二介质层；在所述第二介质层和第一金属层表面覆盖第三金属层。
请参考图12，在形成所述第二介质层313和第三金属层314后，在所述第一开口310（如图11所示）和第二开口311（如图11所示）内形成填充满所述第一开口310和第二开口311的第二金属层315。
本实施例中，所述第二金属层315的材料为铜；位于所述第一开口310内的第二金属层315作为所形成的电容结构中的另一层电极，位于第二开口311内的第二金属层315用于形成大马士革结构；因此，所形成的电容结构的一层电极和大马士革结构的材料均为铜；而铜的电阻较低，以铜作为电容结构的电极时，能够降低电容结构的能耗，提高电容结构的性能；相应的，由于铜的低电阻特性，当半导体器件的特征尺寸不断减小时，以铜为材料的大马士革结构能够满足器件中电互连的工艺需求。
由于所述第二金属层315的材料为铜，因此所述第二金属层315的形成工艺为电镀工艺，能够形成质量较好的第二金属层315；而所述第一金属层312和第三金属层314用于在形成第二金属层315的电镀工艺中，作为导电层以生长铜材料。
在其他实施例中，所述第二金属层315的形成工艺还能够为化学气相沉积工艺、物理气相沉积工艺、或物理气相沉积工艺和电镀工艺相结合；其中，当所述第二金属层315的形成工艺为化学气相沉积工艺或物理气相沉积工艺时，能够不形成所述第三金属层314，而直接在第一开口310和第二开口311内形成所述第二金属层315。
请参考图13，去除高于第一介质层303表面的第二金属层315、第二介质层313、第一金属层312和掩膜层304（如图12所示）。
由于本实施例中，所述第一开口305和第二开口312内同时形成第二金属层315（如图11所示），因此仅需采用一次化学机械抛光工艺即能去除高于第一介质层303表面的第二金属层315、第三金属层314、第二介质层313、第一金属层312和掩膜层304；从而，避免为了分别形成电容结构和大马士革结构而多次采用化学机械抛光工艺，能够减少了化学机械抛光工艺的次数；而减少化学机械抛光工艺的次数不仅能够节省工艺成本，还能够减少化学机械抛光工艺对于所形成的半导体器件表面的损伤，使所形成的半导体器件的性能更为稳定。
位于所述第一开口310内的第二金属层315和第一金属层312作为所形成的电容结构的两层电极，而所述第二介质层313用于隔离所述两层电极，构成金属-绝缘层-金属的电容结构；而形成于第二介质层313和第二金属层315之间的第三金属层314为导电材料形成，因此不会影响所形成的电容结构的性能。
位于所述第二开口311内的第二金属层315用于作为大马士革结构；其中，所述第一子开口311a内的第二金属层315作为大马士革结构的接触孔，而所述第二子开口311b内的第二金属层315作为大马士革结构的电互连层。
本实施例中，用于形成电容结构的第一开口310，和用于形成大马士革结构的第二开口311以掩膜层304为掩膜，同时刻蚀形成，能够节省工艺步骤及工艺成本；此外，由于所述第一开口310和第二开口311同时形成，能够同时在所述第一开口310和第二开口311内形成第一金属层312；并在第一开口310内形成第二介质层313之后，同时在所述第二开口311和第一开口310内形成第二金属层315；而且，仅采用一次化学机械抛光工艺即可去除高于第一介质层303表面的第二金属层315、第二介质层313、第一金属层312和掩膜层304；因此，化学机械抛光的次数减少，避免了因多次化学机械抛光工艺对所形成的半导体器件表面的损伤，提高了所形成的半导体器件的稳定性。
综上所述，在第一介质层表面形成掩膜层，所述掩膜层定义了后续所需形成的第一开口和第二开口的位置及开口形状；以所述掩膜层为掩膜刻蚀所述第一介质层直至暴露出第一导电层和第二导电层为止，于第一导电层表面形成第一开口，用于形成电容结构，于第二导电层表面形成第二开口，用于形成大马士革结构；其中，所述第二开口包括暴露出第二导电层的第一子开口、以及底部与所述第一子开口贯通的第二子开口，所述第二子开口的开口尺寸大于所述第一子开口的开口尺寸；所述第一开口和第二开口采用同一掩膜层，在同一刻蚀工艺中形成，能够节省工艺步骤和工艺时间，而且节约成本。
此外，在形成第一开口和第二开口之后，第一开口和第二开口的侧壁和底部表面同时覆盖第一金属层；并在第一开口的第一金属层表面形成第二介质层之后，同时在所述第一开口和第二开口内形成填充满第二金属层，并去除高于第一介质层的第二金属层、第二介质层、第一金属层和掩膜层；由于所述第一开口和第二开口内的第一金属层和第二金属层同时形成，能够进一步简化工艺；而且，高于第一介质层表面的第二金属层、第二介质层、第一金属层和掩膜层同时被去除，减少了所述去除工艺的次数，能够避免因多次去除工艺而造成对第一介质层表面和形成于半导体衬底表面的其他器件表面的损伤，使所形成的半导体器件的形貌良好，且性能稳定。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内具有第一导电层和第二导电层，所述第一导电层和第二导电层的表面和半导体衬底的表面齐平，所述半导体衬底、第一导电层和第二导电层的表面具有第一介质层；
在所述第一介质层表面形成掩膜层，所述掩膜层内具有第三开口和第四开口，所述第三开口暴露出与第一导电层的位置对应的第一介质层表面，所述第四开口暴露出与第二导电层的位置对应的第一介质层表面第二导电层；
在所述掩膜层表面、以及第四开口的侧壁和部分底部表面形成光刻胶层，所述光刻胶层暴露出第二导电层的对应位置；
以所述光刻胶层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第三开口和第四开口底部的第一介质层，形成与第一导电层位置对应的第五开口，以及与第二导电层位置对应的第六开口；
去除所述光刻胶层，并以所述掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第四开口、第五开口和第六开口的底部直至暴露出半导体衬底为止，形成暴露出第一导电层的第一开口，和暴露出第二导电层的第二开口，所述第二开口包括暴露出第二导电层的第一子开口、以及底部与所述第一子开口贯通的第二子开口，所述第二子开口的开口尺寸大于所述第一子开口的开口尺寸，所述第一开口用于形成电容结构，所述第二开口用于形成大马士革结构；
在所述第一开口和第二开口的侧壁和底部表面、以及第一介质层表面形成第一金属层；
在所述第一开口的侧壁和底部的第一金属层表面形成第二介质层；
在形成所述第二介质层后，在所述第一开口和第二开口内形成填充满所述第一开口和第二开口的第二金属层；
去除高于第一介质层表面的第二金属层、第二介质层、第一金属层和掩膜层。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述光刻胶层还覆盖第三开口的侧壁和部分底部的第一介质层表面。
3.如权利要求1所述半导体结构的形成方法，其特征在于，所述掩膜层包括第一子掩膜层，所述第一子掩膜层的材料为氮化钛、钛、氮化钽和钽中的一种或多种组合。
4.如权利要求3所述半导体结构的形成方法，其特征在于，所述掩膜层还包括第二子掩膜层，所述第二子掩膜层位于所述第一子掩膜层和第一介质层之间，或位于所述第一子掩膜层表面，所述第二子掩膜层的材料为氧化硅、氮碳化硅和氮化硅中的一种或多种组合。
5.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：所述第二介质层表面具有第三金属层，所述第三金属层的材料为钌、钛、钛、氮化钽、钽或铜锰合金。
6.如权利要求5所述半导体结构的形成方法，其特征在于，所述第二介质层和第三金属层的形成工艺为：在所述第一金属层表面覆盖第二介质薄膜；在所述第二介质薄膜表面形成第三金属薄膜；去除第二开口的第一子开口和第二子开口的侧壁和底部表面的第三金属薄膜和第二介质薄膜。
7.如权利要求5所述半导体结构的形成方法，其特征在于，所述第三金属层还覆盖第一介质层表面的第一金属层表面，以及第二开口内的第一金属层表面。
8.如权利要求5所述半导体结构的形成方法，其特征在于，所述第二介质层和第三金属层的形成工艺为：在所述第一金属层表面覆盖第二介质薄膜；去除第二开口的第一子开口和第二子开口的侧壁和底部表面的第二介质薄膜，形成第二介质层；在所述第二介质层和第一金属层表面覆盖第三金属层。
9.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二金属层的材料为铜。
10.如权利要求9所述半导体结构的形成方法，其特征在于，所述第二金属层的形成工艺为化学气相沉积工艺、物理气相沉积工艺、电镀工艺、或物理气相沉积工艺和电镀工艺相结合。
11.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一金属层的材料为钌、钛、钛、氮化钽、钽或铜锰合金。
12.如权利要求1所述半导体结构的形成方法，其特征在于，所述第二介质层的材料为高K介质材料。
13.如权利要求12所述半导体结构的形成方法，其特征在于，所述高K介质材料包括：HfO2、ZrO2、HfSiNO、Al2O3或SbO。
14.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一介质层的材料为氧化硅、氮化硅或低K介质材料。
15.如权利要求1所述半导体结构的形成方法，其特征在于，所述半导体衬底和第一介质层之间具有刻蚀阻挡层，所述刻蚀阻挡层的材料为氧化硅、氮化硅或低K介质材料，且所述刻蚀阻挡层与所述第一介质层的材料不同。
16.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一导电层和第二导电层的材料为铜、钨或铝。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9613908B2 (en) * 2014-12-15 2017-04-04 Applied Materials, Inc. Ultra-thin dielectric diffusion barrier and etch stop layer for advanced interconnect applications
US10115784B2 (en) * 2016-03-17 2018-10-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device, MIM capacitor and associated fabricating method
CN113745402B (zh) * 2020-05-29 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、存储器
CN113921712A (zh) * 2021-12-16 2022-01-11 广州粤芯半导体技术有限公司 版图结构、半导体器件结构及其制造方法
CN114267787A (zh) * 2021-12-22 2022-04-01 厦门半导体工业技术研发有限公司 一种半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
US6399495B1 (en) * 2000-11-06 2002-06-04 Ling-Hsu Tseng Copper interconnections for metal-insulator-metal capacitor in mixed mode signal process
TW200536041A (en) * 2004-04-20 2005-11-01 Powerchip Semiconductor Corp Method of manufacturing a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329234B1 (en) * 2000-07-24 2001-12-11 Taiwan Semiconductor Manufactuirng Company Copper process compatible CMOS metal-insulator-metal capacitor structure and its process flow
US6399495B1 (en) * 2000-11-06 2002-06-04 Ling-Hsu Tseng Copper interconnections for metal-insulator-metal capacitor in mixed mode signal process
TW200536041A (en) * 2004-04-20 2005-11-01 Powerchip Semiconductor Corp Method of manufacturing a semiconductor device

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