CN103794486B - 一种制作金属栅极的方法 - Google Patents

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Abstract

本发明公开了一种制作金属栅极的方法，该方法包括：在制作金属栅极过程中，采用电镀的方式形成金属栅极层，该金属栅极层采用钛铝合金，这与形成功函数金属层所采用的沉积方式不同，则金属含量不同，在MOSFET工作时，扩散到p型MOSFET的阻挡层和n型MOSFET的扩散量也不同，对于p型沟道MOSFET和n型沟道MOSFET金属栅极层中的铝扩散到功函数金属层的离子数量不同，这样，在保证p型沟道MOSFET的功函数值达到极值时，提高性能，n型沟道MOSFET的第二阻挡层中从金属栅极层所扩散的铝也比较少，不会降低阻挡层的介电常数值，从而使得不会降低性能。因此，本发明提供的方法可以使得所制作的MOSFET器件的总体性能提高。

Description

一种制作金属栅极的方法
技术领域
本发明涉及半导体制作领域，特别涉及一种制作金属栅极的方法。
背景技术
目前，半导体制造工业主要在硅衬底的晶片（wafer）器件面上生长器件，例如，互补型金属氧化物半导体（CMOS）器件。现在普遍采用双阱CMOS工艺在硅衬底上同时制作导电沟道为空穴的p型沟道金属氧化物半导体场效应管（MOSFET）和导电沟道为电子的n型沟道MOSFET，具体步骤为：首先，将硅衬底中的不同区域通过掺杂分别成为以电子为多数载流子的（n型）硅衬底和以空穴为多数载流子的(p型)硅衬底之后，在n型硅衬底和p型硅衬底之间制作浅沟槽隔离（STI）101，然后在STI两侧用离子注入的方法分别形成空穴型掺杂扩散区（P阱）102和电子型掺杂扩散区（N阱）103，接着分别在P阱102和N阱103位置的wafer器件面依次制作由栅极电介质层104和金属栅105组成的层叠栅极，最后在P阱102和N阱103中分别制作源极和漏极，源极和漏极位于层叠栅极的两侧（图中未画出），在P阱中形成n型沟道MOSFET，在N阱中形成p型沟道MOSFET，得到如图1所示的CMOS器件结构。
传统的氮氧化合物/多晶硅层叠栅极，是以氮氧化物作为栅极电介质层，多晶硅作为栅极。随着半导体技术的发展，氮氧化合物/多晶硅层叠栅极的CMOS器件由于漏电流和功耗过大等问题，已经不能满足小尺寸半导体工艺的需要。因此，提出了以合金金属作为功函数金属层、高介电系数（HK）材料作为阻挡层，以金属材料作为金属栅的金属栅极。
目前，采用化学机械平坦化（CMP）制作金属栅极。
图2a～图2f为现有技术在制作金属栅极的剖面示意图，其中，
如图2a所示，按照图1所述的过程在半导体衬底11上形成CMOS器件结构，该CMOS器件结构包括替代栅极22、源极及漏极（源极及漏极未示出），该CMOS器件中还具有第一阻挡层33；在第一阻挡层33表面上沉积第一介质层44；
在这里，第一阻挡层33为氮化硅层，作为刻蚀停止层存在；
在这里，左边空白的半导体衬底11为n阱，在其上制作的CMOS器件为p型沟道MOSFET，右边网格的半导体衬底11为p阱，在其上制作的CMOS器件为n型沟道MOSFET；
如图2b所示，采用化学机械平坦化（CMP）方式对第一介质层44进行抛光，直到第一阻挡层33停止；
如图2c所示，对第一阻挡层33采用干法继续刻蚀，裸露出替代栅极22；
如图2d所示，去除裸露的替代栅极22；
如图2e所示，在去除替代栅极22的区域填充功函数金属层55；
该过程的具体步骤为：在p型沟道MOSFET的替代栅极22区域及n型沟道MOSFET的替代栅极22区域中填充钛铝合金；
在该步骤中，功函数金属层用于MOSFET工作过程中，金属栅极层的金属扩散到该层上；
如图2f所示，在功函数金属层55上填充第二阻挡层55’，再填充金属栅极层66后，采用CMP抛光，得到金属栅极；
在该步骤中，在p型沟道MOSFET的替代栅极22区域及n型沟道MOSFET的替代栅极22区域中氮化钛（TiN），作为p型沟道MOSFET的第二阻挡层55’，然后去除n型沟道MOSFET的替代栅极22填充的TiN层后（采用光刻技术进行），再填充氮化钽（TaN）到n型沟道MOSFET的替代栅极22区域中，作为n型沟道MOSFET的第二阻挡层55’；
在该步骤中，金属栅极层44为铝钛合金层。
应用该方法，具有金属栅极的p型沟道MOSFET的诸如阈值电压等性能参数将显著提高，这是因为金属栅极层中的金属合金在工作过程中通过第二阻挡层扩散到功函数金属层，使得功函数值达到一个高值，比如如果是100埃的TaN层，其功函数值为4.1伏特，提高了p型沟道MOSFET的性能；具有金属栅极的n型沟道MOSFET的性能却降低，这是因为，金属栅极层中的金属合金在工作中扩散到功函数金属层时，会降低TiN层的介电常数值，从而使得n型沟道MOSFET的漏电流值降低。
因此，应用该方法制作的MOSFET器件的总体性能并没有提高。
发明内容
有鉴于此，本发明提供一种制作金属栅极的方法，该方法能够使得所制作的MOSFET器件的总体性能提高。
本发明的技术方案是这样实现的：
一种制作金属栅极的方法，该方法包括：
提供CMOS器件，刻蚀CMOS器件上方的第一阻挡层后，露出替代栅极；
去除所述CMOS器件中的p型沟道MOSFET的替代栅极后，填充p型沟道MOSFET的第一功函数金属层和第二阻挡层；
在第二阻挡层上方采用电镀的方式电镀钛铝合金，采用化学机械平坦化CMP后得到第一钛铝合金金属栅极层；
去除所述CMOS器件中的n型沟道MOSFET中的裸露的替代栅极后，填充n型沟道MOSFET的第二功函数金属层和第三阻挡层；
在第三阻挡层上方采用电镀的方式电镀钛铝合金，采用CMP后得到第二钛铝合金金属栅极层。
在所述去除所述CMOS器件中的p型沟道MOSFET的替代栅极，填充p型沟道MOSFET的第一功函数金属层和第二阻挡层；在第二阻挡层上方采用电镀的方式电镀钛铝合金，采用CMP后得到第一钛铝合金金属栅极层的过程中，将n型沟道MOSFET的替代栅极及半导体衬底区域采用光刻胶图案化遮盖。
在所述去除所述CMOS器件中的n型沟道MOSFET中的裸露的替代栅极后，填充n型沟道MOSFET的第二功函数金属层和第三阻挡层；在第三阻挡层上方采用电镀的方式电镀钛铝合金，采用CMP后得到第二钛铝合金金属栅极层的过程中，将p型沟道MOSFET的替代栅极及半导体衬底区域采用光刻胶图案化遮盖。
所述第一功函数金属层为钛铝合金，采用ALD、PVD或CVD方式沉积得到，厚度为10埃～100埃；
所述第二功函数金属层为钛铝合金，采用ALD、PVD或CVD方式沉积得到，厚度为10埃～100埃。
所述电镀方式为：
在第二阻挡层或第三阻挡层上沉积TaN和AI种子层作为阴极后，采用钛铝合金作为阳极，采用烷基或烃基铝溶液和氯化钛的溶液进行电镀。
述烷基或烃基铝溶液为氯化铝溶液。
在所述电镀后，该方法还包括：
采用CVD或PVD沉积铝。
该方法还包括：进行退火步骤，温度为300摄氏度到500摄氏度，大约10分钟～60分钟。
所述第三阻挡层为TaN，含钛的氮化物中的一种或多种组合；
采用ALD、PVD和CVD方式得到，厚度范围为10埃到100埃。
从上述方案可以看出，本发明在制作金属栅极过程中，采用电镀的方式形成金属栅极层，该金属栅极层采用钛铝合金，这与形成功函数金属层所采用的沉积方式不同，则金属含量不同，在MOSFET工作时，扩散到p型MOSFET的阻挡层和n型MOSFET的扩散量也不同，对于p型沟道MOSFET和n型沟道MOSFET金属栅极层中的铝扩散到功函数金属层的离子数量不同，这样，在保证p型沟道MOSFET的功函数值达到极值时，提高性能，n型沟道MOSFET的第二阻挡层中从金属栅极层所扩散的铝也比较少，不会降低阻挡层的介电常数值，从而使得不会降低性能。因此，本发明提供的方法可以使得所制作的MOSFET器件的总体性能提高。
附图说明
图1为现有技术提供的CMOS器件结构剖面示意图；
图2a～2f为现有技术提供的在制作金属栅极的剖面示意图；
图3为本发明提供的制作金属栅极的方法流程图；
图4a～图4i所示的制作金属栅极过程的剖面结构示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明做进一步说明。
采用背景技术提供的方法制作MOSFET时，造成MOSFET器件的总体性能并没有提高的原因就是：提高p型沟道MOSFET性能的金属栅极层中的金属通过第二阻挡层扩散至功函数金属层的数量，就可以提高p型沟道MOSFET的工作性能，而由于p型沟道MOSFET的金属栅极层和n型沟道MOSFET的金属栅极层采用填充和CMP方式同时制作，同时n型沟道MOSFET的金属栅极层中的金属扩散至第二阻挡层中的数量也会提高，这会使得n型沟道MOSFET的第二阻挡层，也就是TiN层的介电常数值变低，降低漏电电流值，使得n型沟道MOSFET性能降低。
为了克服这个问题，就需要在制作n型MOSFET的金属栅极层和制作p型MSFET的金属栅极层时，扩散至功函数金属层的铝金属的离子数量不同，也就是所制作的金属栅极层中铜铝合金含量不同。因此，本发明在制作金属栅极过程中，采用电镀的方式形成金属栅极层，该金属栅极层采用钛铝合金，这与形成功函数金属层所采用的沉积方式不同，则金属含量不同，在MOSFET工作时，扩散到p型MOSFET的阻挡层和n型MOSFET的扩散量也不同，对于p型沟道MOSFET和n型沟道MOSFET金属栅极层中的铝扩散到功函数金属层的离子数量不同，这样，在保证p型沟道MOSFET的功函数值达到极值时，提高性能，n型沟道MOSFET的第二阻挡层中从金属栅极层所扩散的铝也比较少，不会降低阻挡层的介电常数值，从而使得不会降低性能。因此，本发明提供的方法可以使得所制作的MOSFET器件的总体性能提高。
图3为本发明提供的制作金属栅极的方法流程图，结合图4a～图4i所示的制作金属栅极过程的剖面结构示意图，进行详细说明：
步骤301、如图4a所示，按照图1所述的过程在半导体衬底11上形成CMOS器件结构，该CMOS器件结构包括替代栅极22、源极及漏极（源极及漏极未示出），该CMOS器件中还具有第一阻挡层33；在第一阻挡层33表面上沉积第一介质层44；
在这里，第一阻挡层33为氮化硅层，作为刻蚀停止层存在；
在这里，左边空白的半导体衬底11为n阱，在其上制作的CMOS器件为p型沟道MOSFET，右边网格的半导体衬底11为p阱，在其上制作的CMOS器件为n型沟道MOSFET；
在这里，替代栅极22中还包括了栅极侧墙等结构；
步骤302，如图4b所示，采用CMP方式对第一介质层44进行抛光，直到第一阻挡层33停止；
步骤303、如图4c所示，对第一阻挡层33采用干法继续刻蚀，裸露出替代栅极22；
步骤304、如图4d所示，去除p型沟道MOSFET中的裸露的替代栅极22；
在进行该步骤时，将n型沟道MOSFET的替代栅极22及半导体相关衬底区域11采用光刻胶图案化遮盖；
步骤305、如图4e所示，在去除替代栅极22的区域填充p型沟道MOSFET的第一功函数金属层55和第二阻挡层56；
在该步骤中，第一功函数金属层55为钛铝合金，采用ALD、PVD或CVD方式沉积得到，厚度为10埃～100埃；
步骤306、如图4f所示，在p型沟道MOSFET的去除替代栅极22的区域内第二阻挡层56上方采用电镀的方式电镀钛铝合金，采用CMP后得到第一钛铝合金金属栅极层57；
在该步骤中，第二阻挡层56为TiN层；
在本步骤中，在第二阻挡层56上沉积TaN和AI种子层作为阴极后，采用钛铝合金作为阳极，采用烷基或烃基铝溶液和氯化钛的溶液进行电镀，得到第一钛铝合金金属栅极层57，该烷基或烃基铝溶液包括铝混合离子液体，该液体采用有机阳离子和无极阴离子组成，或者采用有机阳离子和有机阴离子组成，控制该铝溶液的含铝量就可以得到设定铝含量的第一钛铝合金金属栅极层57；
具体地，可以采用氯化铝溶液和氯化钛溶液进行电镀，得到第一钛铝合金金属栅极层57；
在该步骤进行的同时，还可以采用CVD或PVD沉积铝，在完成后，进行退火步骤，温度为300摄氏度到500摄氏度，大约10分钟～60分钟；
完成后，将图案化遮盖n型沟道MOSFET的替代栅极22及半导体衬底区域11的光刻胶层湿法去除；
步骤307、如图4g所示，去除n型沟道MOSFET中的裸露的替代栅极22；
在进行该步骤时，将p型沟道MOSFET所制作的金属栅极及半导体相关衬底区域11采用光刻胶图案化遮盖；
步骤308、如图4h所示，在n型沟道MOSFET的去除替代栅极22的区域填充n型沟道MOSFET的第二功函数金属层55’和第三阻挡层56’；
在该步骤中，第二功函数金属层55’为钛铝合金，采用ALD、PVD或CVD方式沉积得到，厚度为10埃～100埃；
在该步骤中，第三阻挡层56’为TaN，含钛的氮化物中的一种或多种组合；采用ALD、PVD和CVD方式得到，厚度范围为10埃到100埃；
步骤309、如图4i所示，在n型沟道MOSFET的去除替代栅极22的区域内第三阻挡层56’上方采用电镀的方式电镀钛铝合金，采用CMP后得到第二钛铝合金金属栅极层57’；
在本步骤中，在第三阻挡层56’上沉积TaN和AI种子层作为阴极后，采用钛铝合金作为阳极，采用烷基或烃基铝溶液和氯化钛的溶液进行电镀，得到第三钛铝合金金属栅极层57’，该烷基或烃基铝溶液包括铝混合离子液体，该液体采用有机阳离子和无极阴离子组成，或者采用有机阳离子和有机阴离子组成，控制该铝溶液的含铝量就可以得到设定铝含量的第二钛铝合金金属栅极层57’，该第二钛铝合金金属栅极层57’中铝的含量小于第一钛铝合金金属栅极层57’；
具体地，可以采用氯化铝溶液和氯化钛溶液进行电镀，得到第二钛铝合金金属栅极层57’，在电镀时采用的溶液浓度为0.1～10A/cm2，温度为5～90摄氏度；
在该步骤进行的同时，还可以采用CVD或PVD沉积铝，在完成后，进行退火步骤，温度为300摄氏度到500摄氏度，大约10分钟～60分钟；
这样，就制作完成了金属栅极。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (9)

1.一种制作金属栅极的方法，其特征在于，该方法包括：
提供CMOS器件，刻蚀CMOS器件上方的第一阻挡层后，露出替代栅极；
去除所述CMOS器件中的p型沟道MOSFET的替代栅极后，填充p型沟道MOSFET的第一功函数金属层和第二阻挡层；
在第二阻挡层上方采用电镀的方式电镀钛铝合金，采用化学机械平坦化CMP后得到第一钛铝合金金属栅极层；
去除所述CMOS器件中的n型沟道MOSFET中的裸露的替代栅极后，填充n型沟道MOSFET的第二功函数金属层和第三阻挡层；
在第三阻挡层上方采用电镀的方式电镀钛铝合金，采用CMP后得到第二钛铝合金金属栅极层；
在第三阻挡层上方采用电镀的方式电镀钛铝合金的过程为：
采用烷基或烃基铝溶液进行电镀，控制该铝溶液的含铝量，得到设定铝含量的第二钛铝合金金属栅极层，该第二钛铝合金金属栅极层中铝的含量小于该第一钛铝合金金属栅极层。
2.如权利要求1所述的方法，其特征在于，在所述去除所述CMOS器件中的p型沟道MOSFET的替代栅极，填充p型沟道MOSFET的第一功函数金属层和第二阻挡层；在第二阻挡层上方采用电镀的方式电镀钛铝合金，采用CMP后得到第一钛铝合金金属栅极层的过程中，将n型沟道MOSFET的替代栅极及半导体衬底区域采用光刻胶图案化遮盖，完成后湿法去除。
3.如权利要求1所述的方法，其特征在于，在所述去除所述CMOS器件中的n型沟道MOSFET中的裸露的替代栅极后，填充n型沟道MOSFET的第二功函数金属层和第三阻挡层；在第三阻挡层上方采用电镀的方式电镀钛铝合金，采用CMP后得到第二钛铝合金金属栅极层的过程中，将p型沟道MOSFET的替代栅极及半导体衬底区域采用光刻胶图案化遮盖，完成后湿法去除。
4.如权利要求1所述的方法，其特征在于，所述第一功函数金属层为钛铝合金，采用ALD、PVD或CVD方式沉积得到，厚度为10埃～100埃；
所述第二功函数金属层为钛铝合金，采用ALD、PVD或CVD方式沉积得到，厚度为10埃～100埃。
5.如权利要求1所述的方法，其特征在于，所述电镀方式为：
在第二阻挡层或第三阻挡层上沉积TaN和AI种子层作为阴极后，采用钛铝合金作为阳极，采用烷基或烃基铝溶液和氯化钛的溶液进行电镀。
6.如权利要求5所述的方法，其特征在于，所述烷基或烃基铝溶液为氯化铝溶液。
7.如权利要求1所述的方法，其特征在于，在所述电镀后，该方法还包括：
采用CVD或PVD沉积铝。
8.如权利要求7所述的方法，其特征在于，该方法还包括：进行退火步骤，温度为300摄氏度到500摄氏度，大约10分钟～60分钟。
9.如权利要求1所述的方法，其特征在于，所述第三阻挡层为TaN，含钛的氮化物中的一种或多种组合；
采用ALD、PVD和CVD方式得到，厚度范围为10埃到100埃。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158649B (zh) * 2015-04-14 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106298663B (zh) * 2015-05-22 2019-04-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN107527805B (zh) * 2017-08-31 2018-11-06 长江存储科技有限责任公司 一种金属栅极结构及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7148548B2 (en) * 2004-07-20 2006-12-12 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US20080076216A1 (en) * 2006-09-25 2008-03-27 Sangwoo Pae Method to fabricate high-k/metal gate transistors using a double capping layer process

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