CN103794484A - 后栅工艺中假栅极制造方法 - Google Patents
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Abstract
本发明公开了一种后栅工艺中假栅极制造方法，包括：在衬底上依次形成栅极介质层、第一假栅极层；在第一假栅极层上形成硬掩模层；在硬掩模层上形成第二假栅极层；在第二假栅极层上形成第一掩模图案；以第一掩模图案为掩模，刻蚀第二假栅极层形成第二假栅极图案；以第一掩模图案以及第二假栅极图案为掩模，刻蚀硬掩模层，形成第二掩模图案；以第二假栅极图案以及第二掩模图案为掩模，刻蚀第一假栅极层，形成第一假栅极图案。依照本发明的后栅工艺中假栅极制造方法，通过多次刻蚀修整多层假栅-硬掩模层叠结构，有效精确控制假栅极尺寸和剖面形貌，从而改善栅极线条粗糙度，有利于提高器件性能以及稳定性。
Description
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种后栅工艺中假栅极制造方法。
背景技术
随高K/金属栅工程在45纳米技术节点上的成功应用，使其成为亚30纳米以下技术节点不可缺少的关键模块化工程。目前只有坚持高K/后金属栅(HK/MG gate last)路线的英特尔公司在45纳米和32纳米量产上取得了成功。近年来紧随IBM产业联盟的三星、台积电、英飞凌等业界巨头也将之前开发的重点由高K/先金属栅(gate first)转向gate last工程。
通常的后栅工艺中，在衬底上依次沉积垫氧化层或者栅极介质层(两者均可选的)、以及假栅极层，然后光刻/刻蚀这些层形成假栅极堆叠结构，进行掺杂而形成源漏区，接着沉积层间介质层(ILD)，刻蚀去除假栅极堆叠结构之后在ILD中留下栅极沟槽，最后在栅极沟槽中沉积最终的栅极堆叠结构。其中，假栅极堆叠结构的线条宽度以及形态直接决定了最终栅极堆叠结构的精细程度，因此在小尺寸器件特别是22nm以下技术节点的情形下，精确控制假栅极的线宽成为制约器件性能提高的重要问题。
当前的控制假栅线宽的一个方法是在假栅上再沉积一个掩模层，通常为光刻胶或者氮化硅、氧化硅的硬掩模层，光刻/刻蚀掩模层形成掩模图案之后，增加一个侧向刻蚀工艺步骤，对于掩模图案进一步精修，例如微缩(Trimming)其线宽，使得最终器件的特征尺寸能小于曝光精度。然而，这种方法难以精确控制掩模结构的剖面形貌以及剩余厚度，难以得到侧面准直、厚度精确的假栅极线条，不利于后续形成HK/MG结构的精确控制。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种新的后栅工艺中假栅极制造方法，能有效精确控制假栅极尺寸和剖面形貌，从而改善栅极线条粗糙度，有利于提高器件性能以及稳定性。
为此，本发明提供了一种后栅工艺中假栅极制造方法，包括：在衬底上依次形成栅极介质层、第一假栅极层；在第一假栅极层上形成硬掩模层；在硬掩模层上形成第二假栅极层；在第二假栅极层上形成第一掩模图案；以第一掩模图案为掩模，刻蚀第二假栅极层形成第二假栅极图案；以第一掩模图案以及第二假栅极图案为掩模，刻蚀硬掩模层，形成第二掩模图案；以第二假栅极图案以及第二掩模图案为掩模，刻蚀第一假栅极层，形成第一假栅极图案。
其中，栅极介质层包括传统热氧化硅(SiO2)、高k材料。
其中，第一假栅极层和/或第二假栅极层包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、Si：C、SiGe及其组合。
其中，形成第二假栅极层之后还包括在其上形成第二硬掩模层。
其中，硬掩模层包括氧化硅、氮化硅、氮氧化硅及其组合。
其中，采用浸润式光刻或者电子束直写方式图案化光刻胶形成第一掩模图案。
其中，采用各向异性干法刻蚀来刻蚀第二假栅极层。
其中，形成第二假栅极图案的同时或者之后，还部分刻蚀第一掩模图案以及第二假栅极层的侧面，使得第二假栅极图案的线宽小于第一掩模图案的线宽。
其中，形成第一假栅极图案的同时还完全刻蚀去除了第二假栅极图案。
其中，第二假栅极层厚度小于第一假栅极层厚度。
依照本发明的后栅工艺中假栅极制造方法，通过多次刻蚀修整多层假栅-硬掩模层叠结构，有效精确控制假栅极尺寸和剖面形貌，从而改善栅极线条粗糙度，有利于提高器件性能以及稳定性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图8为依照本发明的后栅工艺中假栅极制造方法各步骤的剖视图；以及
图9为依照本发明的后栅工艺中假栅极制造方法的示意流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效精确控制假栅极尺寸和剖面形貌的后栅工艺中假栅极制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
参照图9以及图1，在衬底上依次形成栅极介质层和第一假栅极层。提供衬底1，其材质例如是体Si、体Ge、SOl、GeOI、GaAs、SiGe、GeSn、InP、InSb、GaN等等，并且优选体Si(例如单晶Si晶片)或者SOI以便与现有CMOS工艺兼容。在衬底1上通过热氧化、LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等方法沉积形成栅极介质层2，其材质可以是氧化硅或者高k材料，其中高k材料包括但不限于氮化物(例如SiN、AIN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如AI2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。对于后栅工艺而言，此时形成的栅极介质层2可以仅是氧化硅的垫氧化层，用于在栅极沟槽刻蚀过程中保护衬底沟道。栅极介质层2也可以是高k材料，刻蚀栅极沟槽期间停留在该层上，并且优选地在高k材料与衬底沟道之间还包括氧化硅的垫氧化层(图1中未示出)，以减小沟道表面缺陷。栅极介质层2的厚度可以是
依照未来HK/MG栅极结构特性来选定，例如为了优化器件的阈值电压。在栅极介质层2上通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺形成第一假栅极层3，其材质例如是多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、Si:C、SiGe等及其组合。优选地，为了避免衬底1中之前存在的下层结构受到高温影响而改变性能，以及为了减小衬底1表面产生缺陷的几率，采用LPCVD的方式来沉积第一假栅极层3，例如在580℃以下低温沉积非晶硅。第一假栅极层3的厚度依照未来最终的H K/MG结构形态需要而确定，例如是
参照图9以及图2，在第一假栅极层3上沉积硬掩模层4。硬掩模层4可以是单层也可以是多层，其材质可以包括氧化硅、氮化硅、氮氧化硅及其组合，形成硬掩模层4的方法可以是LPCVD、PECVD、HDPCVD等及其组合。在本发明一个实施例中，硬掩模层4如图2所示为多层ONO结构，包括氧化硅的第一层4A、氮化硅的第二层4B、以及氧化硅的第三层4C。优选地，为了提高薄膜的台阶覆盖和间隙填充特性，选用PECVD方法来制造第一层4A以及第三层4C；为了提高薄膜密度以及更好的化学配比，选用LPCVD来沉积第二层4B。氧化硅的第一层4A的厚度例如约为
氮化硅的第二层4B的厚度例如约为
氧化硅的第三层4C的厚度例如为 
该三层ONO层叠结构的硬掩模层4相对于单层结构而言，能更加精确控制硬掩模结构的剖面形貌以及剩余厚度，为后续形成栅极侧墙、CMP平坦化、假栅去除等工艺顺利进行提供了保障。
参照图9以及图3，在硬掩模层4上沉积第二假栅极层5。通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等工艺形成第二假栅极层5，其材质优选地与第一假栅极层3相同，例如是多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、Si:C、SiGe等及其组合。优选地，采用与沉积第一假栅极层3相同的方式来沉积第二假栅极层5，例如为LPCVD(诸如580℃以下低温沉积非晶硅)。第二假栅极层5用于初步限定假栅极堆叠结构的线宽并且在后续刻蚀第一假栅极层3线条时一并去除，因此其厚度要小于等于第一假栅极层3的厚度，例如是
参照图9以及图4，在第二假栅极层5上形成第一掩模图案。在第二假栅极层5上旋涂光刻胶，采用浸润式光刻或者电子束直写光刻技术，形成图案化的第一掩模图案PR，其线宽例如为32～45nm，略大于最终要形成的栅极堆叠结构的特征尺寸。
参照图9以及图5，以第一掩模图案PR为掩模，刻蚀第二假栅极层5形成第二假栅极图案5P。优选地，为了确保线条精确度，采用反应离子刻蚀(RIE)、等离子体刻蚀等各向异性的干法刻蚀来刻蚀第二假栅极层5，停止在硬掩模层4(具体地为其顶部的第三层4C)上。优选地，在刻蚀的过程中或者刻蚀完成之后，调节刻蚀气体(例如碳氟基气体)的配比从而控制刻蚀速率，使得第一掩模图案PR以及第二假栅极图案5P的侧面也同时被刻蚀，也即进行了微缩(trimming)工序，使得最终的第二假栅极图案5P的线宽要小于图4中所示的原始PR线宽。具体地，第二假栅极图案5P的线宽例如为32nm以下，诸如22nm。这种微缩工序提高了假栅极堆叠结构的精确度。
参照图9以及图6，以第一掩模图案PR以及第二假栅极图案5P为掩模，刻蚀硬掩模层4(4A/4B/4C)直至暴露并且停留在第一假栅极层3上表面，形成第二掩模图案4P(4AP/4BP/4CP)。
参照图9以及图7，去除第一掩模图案PR及RIE过程中产生的聚合物(Polymer)。对于光刻胶材质的PR而言，可以先采用等离子体去胶机干法去胶，然后采用DHF(H2O∶HF=100∶1)、SPM(例如硫酸∶双氧水＝4∶1)/APM(例如氨水∶双氧水∶去离子水＝1∶1∶5或者0.5∶1∶5)湿法清洗，将光刻胶的第一掩模图案PR及RIE过程中产生的聚合物(Polymer)完全去除干净，在第一假栅极层上留下第二假栅极图案5P、第二掩模图案4P(4AP/4BP/4CP)。
参照图9以及图8，以第二假栅极图案5P以及第二掩模图案4P(4AP/4BP/4CP)为掩模，刻蚀第一假栅极层3，停留在栅极介质层2上，形成第一假栅极图案3P。由于第二假栅极层5与第一假栅极层3材质优选为相同并且厚度较小，因此在刻蚀第一假栅极层3时，第二假栅极图案5P也同时被完全刻蚀去除，因此简化了后续再单独执行去除工艺。最终，在栅极介质层2之上留下的第一假栅极图案3P、第二掩模图案4P(4AP/4BP/4CP)构成了最终的假栅极堆叠结构，其线宽要小于图4中由光刻工艺限制的PR线宽，而是由于图5所示的微缩工艺而缩减到了例如22nm以下。
依照本发明的后栅工艺中假栅极制造方法，通过多次刻蚀修整多层假栅-硬掩模层叠结构，有效精确控制假栅极尺寸和剖面形貌，从而改善栅极线条粗糙度，有利于提高器件性能以及稳定性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (10)
1.一种后栅工艺中假栅极制造方法，包括：
在衬底上依次形成栅极介质层、第一假栅极层；
在第一假栅极层上形成硬掩模层；
在硬掩模层上形成第二假栅极层；
在第二假栅极层上形成第一掩模图案；
以第一掩模图案为掩模，刻蚀第二假栅极层形成第二假栅极图案；
以第一掩模图案以及第二假栅极图案为掩模，刻蚀硬掩模层，形成第二掩模图案；
以第二假栅极图案以及第二掩模图案为掩模，刻蚀第一假栅极层，形成第一假栅极图案。
2.如权利要求1的方法，其中，栅极介质层包括氧化硅、高k材料。
3.如权利要求1的方法，其中，第一假栅极层和/或第二假栅极层包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗、Si:C、SiGe及其组合。
4.如权利要求1的方法，其中，形成第二假栅极层之后还包括在其上形成第二硬掩模层。
5.如权利要求1的方法，其中，硬掩模层包括氧化硅、氮化硅、氮氧化硅及其组合。
6.如权利要求1的方法，其中，采用浸润式光刻或者电子束直写方式图案化光刻胶形成第一掩模图案。
7.如权利要求1的方法，其中，采用各向异性干法刻蚀来刻蚀第二假栅极层。
8.如权利要求1的方法，其中，形成第二假栅极图案的同时或者之后，还部分刻蚀第一掩模图案以及第二假栅极层的侧面，使得第二假栅极图案的线宽小于第一掩模图案的线宽。
9.如权利要求1的方法，其中，形成第一假栅极图案的同时还完全刻蚀去除了第二假栅极图案。
10.如权利要求1的方法，其中，第二假栅极层厚度小于第一假栅极层厚度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210434600.XA CN103794484A (zh) | 2012-11-05 | 2012-11-05 | 后栅工艺中假栅极制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210434600.XA CN103794484A (zh) | 2012-11-05 | 2012-11-05 | 后栅工艺中假栅极制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103794484A true CN103794484A (zh) | 2014-05-14 |
Family
ID=50670035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210434600.XA Pending CN103794484A (zh) | 2012-11-05 | 2012-11-05 | 后栅工艺中假栅极制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103794484A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105185713A (zh) * | 2015-08-26 | 2015-12-23 | 上海华力微电子有限公司 | 一种hkmg器件的制备方法 |
-
2012
- 2012-11-05 CN CN201210434600.XA patent/CN103794484A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105185713A (zh) * | 2015-08-26 | 2015-12-23 | 上海华力微电子有限公司 | 一种hkmg器件的制备方法 |
| CN105185713B (zh) * | 2015-08-26 | 2019-01-22 | 上海华力微电子有限公司 | 一种hkmg器件的制备方法 |
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| PB01 | Publication | ||
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| RJ01 | Rejection of invention patent application after publication |