CN103761399A - 一种走线设计方法及系统 - Google Patents

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胡立燕
李鹏翀
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Abstract

本发明提供一种走线设计方法及系统，应用于电子领域：上述方法包括以下步骤：编写好走线设计的SKILL程式插件并执行；选取走线命令并选取一对或多对高速线，再根据空间选取角度和长度进行走线。通过实施本发明的技术方案，通过使用CADENCE AXLSKILL语言编写Skill程式，实现提高PCB空间的使用率和保证信号质量，不仅节省了板材和设计空间，同时也有效的抑制高速信号在板材中的fiber weave效应。

Description

一种走线设计方法及系统
技术领域
本发明涉及电子领域，尤其涉及一种走线设计方法及系统。
背景技术
随着电子行业的快速发展，信号的传输速度越来越快，新一代的QPI速率高达9.6Gpbs，如此高的传输速率，如何保证信号的质量是我们在PCB设计中不得不考虑的方面；另外，随着电子产品的小型化和多功能化的发展趋势，PCB的设计密度越来越高，在高密度高速率印刷电路板的设计中经常存在空间上的限制，这就要求我们在设计PCB的过程中最大化利用PCB空间，而无角度走线在这种空间有限的情况下不方便调整，也不太美观。
因此，亟需一种能最大程度实现PCB空间利用最大化，又能提高高速信号的传输速率的方法来抑制fiber weave效应。
发明内容
本发明提供一种走线设计方法及系统，以解决上述问题。
本发明提供一种走线设计方法。上述方法包括以下步骤：
编写好走线设计的SKILL程式插件并执行；
选取走线命令并选取一对或多对高速线，再根据空间选取角度和长度进行走线。
本发明还提供一种走线设计系统，包括：编写执行模块、走线模块；其中，所述编写执行模块与所述走线模块相连；
所述编写执行模块，用于编写好走线设计的SKILL程式插件并执行；
所述走线模块，用于选取走线命令并选取一对或多对高速线，再根据空间选取角度和长度进行走线。
通过实施本发明的技术方案，通过使用CADENCE AXLSKILL语言编写Skill程式，实现提高PCB空间的使用率和保证信号质量，不仅节省了板材和设计空间，同时也有效的抑制高速信号在板材中的fiber weave效应。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1所示为本发明的实施例1的使用CADENCE AXLSKILL语言编写的Skill程式插件示意图；
图2所示为本发明的实施例2的抑制fiber weave效应的走线设计思路流程图；
图3所示为本发明的实施例3的利用Skill程式来抑制fiber weave效应的走线设计的示意图；
图4所示为本发明的实施例4的高速线印制在板材上的对比效果图；
图5所示为本发明的实施例5的走线设计系统结构图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明提供一种走线设计方法，包括以下步骤：
编写好走线设计的SKILL程式插件并执行；
选取走线命令并选取一对或多对高速线，再根据空间选取角度和长度进行走线。
其中，将高速线的角度、方向参数信息，全部加载到编写好的SKILL程式插件里面。
其中，将所述SKILL程式插件放入到布线工具安装文件中。
其中，执行所述SKILL程式插件并弹出含有角度和长度的窗口。
其中，采用CADENCE AXLSKILL语言编写所述Skill程式插件。
图1所示为本发明的实施例1的使用CADENCE AXLSKILL语言编写的Skill程式插件示意图，如图1所示，如图1所示的一段程序，就是采用CADENCE AXLSKILL语言编写好的Skill程式插件。
图2所示为本发明的实施例2的抑制fiber weave效应的走线设计思路流程图，包括以下步骤：
步骤201：编写好抑制fiber weave效应的走线设计的SKILL程式插件；
其中，将高速线的角度、方向等相关参数信息，全部加载到编写的SKILL程式插件里面。
其中，将该SKILL程式插件放入到布线工具安装文件中。
步骤202：执行编写好的抑制fiber weave效应的走线设计的SKILL程式插件并弹出含有角度和长度的窗口；
步骤203：选取走线命令，并选取一对或是多对高速线，再根据空间选取角度和长度进行走线；
步骤204：结束。
图3所示为本发明的实施例3的利用Skill程式来抑制fiber weave效应的走线设计的示意图，如图3所示，利用Skill程式进行的走线设计，不仅节省了板材和设计空间，同时也有效的抑制高速信号在板材中的fiberweave效应。
图4所示为本发明的实施例4的高速线印制在板材上的对比效果图，如图4所示，采用本发明的技术方案即10度走线的SKILL设置程式），相对于无角度走线而言，不仅节省了板材和设计空间，同时也有效的抑制高速信号在板材中的fiber weave效应。
图5所示为本发明的实施例5的走线设计系统结构图，包括：编写执行模块、走线模块；其中，所述编写执行模块与所述走线模块相连；
所述编写执行模块，用于编写好走线设计的SKILL程式插件并执行；
所述走线模块，用于选取走线命令并选取一对或多对高速线，再根据空间选取角度和长度进行走线。
通过实施本发明的技术方案，通过使用CADENCE AXLSKILL语言编写Skill程式，实现提高PCB空间的使用率和保证信号质量，不仅节省了板材和设计空间，同时也有效的抑制高速信号在板材中的fiber weave效应。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种走线设计方法，其特征在于，包括以下步骤：
编写好走线设计的SKILL程式插件并执行；
选取走线命令并选取一对或多对高速线，再根据空间选取角度和长度进行走线。
2.根据权利要求1所述的方法，其特征在于：
将高速线的角度、方向参数信息，全部加载到编写好的SKILL程式插件里面。
3.根据权利要求2所述的方法，其特征在于：
将所述SKILL程式插件放入到布线工具安装文件中。
4.根据权利要求3所述的方法，其特征在于：
执行所述SKILL程式插件并弹出含有角度和长度的窗口。
5.根据权利要求1所述的方法，其特征在于：
采用CADENCE AXLSKILL语言编写所述Skill程式插件。
6.一种走线设计系统，其特征在于，包括：编写执行模块、走线模块；其中，所述编写执行模块与所述走线模块相连；
所述编写执行模块，用于编写好走线设计的SKILL程式插件并执行；
所述走线模块，用于选取走线命令并选取一对或多对高速线，再根据空间选取角度和长度进行走线。
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