CN103731145A - 一种基于标准时间脉冲信号的时标信号发生器 - Google Patents
一种基于标准时间脉冲信号的时标信号发生器 Download PDFInfo
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Abstract
本发明提供了一种基于标准时间脉冲信号的时标信号发生器，包括：晶振模块，用于产生时标信号发生器的时钟信号；第一串口，用于接收外部输入的时标频率配置命令；GPS模块，用于接收连接的外部GPS天线的载波信号，生成GPS秒脉冲信号和输出GPS定位和时间数据；通讯与存储控制模块，连接于第一串口，用于根据时标频率配置命令生成时标信号频率值，并控制时标信号频率值的存储与发送；分频功能模块组，用于根据所述时标频率配置命令对所述时钟信号进行分频，生成时标信号；相位检测与控制功能模块组，用于检测GPS秒脉冲信号与反馈的时标信号的相位差，并根据相位差产生控制信号，对所述分频功能模块组进行控制，将所述GPS秒脉冲信号与所述时标信号进行对准。
Description
技术领域
本发明涉及时标信号发生器，尤其涉及一种基于标准时间脉冲信号的时标信号发生器。
背景技术
随着导弹,航天技术的不断发展以及现代电子通信领域的进步,在工程和科学领域中对时标信号的应用越来越多,对其精度要求也越来越高。卫星授时能实现发播信号的大面积覆盖，它向用户提供的无线电波是直达波,受大气折射的影响远远小于短波、长波受电离层的影响,精度较高。因此这一技术已成为实现时间同步的最佳方法。GPS已成为目前全世界用户最多的主动式高精度卫星授时手段。
GPS授时基本原理是利用GPS卫星及地面控制系统所具备的高精度原子钟向用户提供高精度的时标信息。但一般的GPS接收机仅能提供1Hz的标准时标脉冲信号（1PPS），不能满足对高精度短时标的需求。
现有的高精度的GPS同步时钟的实现方案，输出的同步采样脉冲频率一般比较单一，不可调整，无法满足大多数工程应用中对同步时钟的频率需求。
发明内容
为了实现对数据的同步采集，发明了一种基于标准时间脉冲信号（GPS1PPS）的频率可调高精度时标信号发生器，该时标信号发生器能够输出频率可调的绝对时间已知的方波脉冲信号，通过通讯接口可以较方便的更改时标信号的频率。
为了达到上述目的，本发明实施例提供一种基于标准时间脉冲信号的时标信号发生器，包括：晶振模块，用于产生所述时标信号发生器的时钟信号；第一串口，用于接收外部输入的时标频率配置命令；GPS模块，用于接收连接的外部GPS天线的载波信号，生成GPS秒脉冲信号和输出GPS定位和时间数据；通讯与存储控制模块，连接于所述第一串口，用于根据所述时标频率配置命令生成时标信号频率值，并控制所述时标信号频率值的存储与发送；分频功能模块组，用于根据所述时标频率配置命令对所述时钟信号进行分频，生成时标信号；相位检测与控制功能模块组，用于检测所述GPS秒脉冲信号与反馈的时标信号的相位差，并根据所述相位差产生控制信号，对所述分频功能模块组进行控制，将所述GPS秒脉冲信号与所述时标信号进行对准。
进一步地，在一实施例中，所述时标信号发生器还包括：第二串口，连接于所述GPS模块，用于将所述GPS模块产生的GPS时间与定位数据发送至上位计算机。
进一步地，在一实施例中，所述时标信号发生器还包括：Flash芯片，连接于所述通讯与存储控制模块，用于存储所述时标信号频率值。
进一步地，在一实施例中，所述分频功能模块组包括：秒脉冲系统时钟计数器，连接于所述晶振模块和所述GPS模块，用于对所述GPS秒脉冲信号进行计数，生成秒脉冲时钟计数值；滤波器，连接于所述晶振模块和秒脉冲系统时钟计数器，用于对所述秒脉冲系统时钟计数器生成的秒脉冲时钟计数值进行滤波；除法器，连接于所述滤波器、秒脉冲系统时钟计数器和通讯与存储控制模块，用于利用所述秒脉冲时钟计数值除以所述时标信号频率值，生成商数和余数。
进一步地，在一实施例中，所述相位检测与控制模块包括：第一上升沿检测器，连接所述晶振模块和GPS模块，用于检测所述GPS秒脉冲信号的上升沿，生成GPS秒脉冲上升沿信号；第二上升沿检测器，连接所述晶振模块和反馈的时标信号，用于检测所述反馈的时标信号的上升沿，生成时标上升沿信号；下降沿检测器，连接所述晶振模块和反馈的时标信号，用于检测所述反馈的时标信号的下降沿，生成时标下降沿信号；第一计数器，连接所述晶振模块、第一上升沿检测器以及第二上升沿检测器，在所述GPS秒脉冲上升沿信号为高电平时复位，从0累计时钟数，在所述时标上升沿信号为高电平时停止，输出GPS秒脉冲上升沿至时标信号上升沿的时钟计数值；第二计数器，连接所述晶振模块、第一上升沿检测器以及下降沿检测器，在所述GPS秒脉冲上升沿信号为高电平时复位，从0累计时钟数，在所述时标下降沿信号为高电平时停止，输出GPS秒脉冲上升沿至时标信号下降沿的时钟计数值；第一相位判别器，连接所述除法器、晶振模块、第一计数器以及第二上升沿检测器，用于在所述时标上升沿信号出现上升沿后，将所述GPS秒脉冲上升沿至时标信号上升沿的时钟计数值与所述商数进行比较运算，判断所述时标信号上升沿与所述GPS秒脉冲信号上升沿的相位关系，输出时标上升沿失准信号；第二相位判别器，连接所述除法器、晶振模块、第二计数器以及下降沿检测器，用于在所述时标上升沿信号出现下降沿后，将所述GPS秒脉冲上升沿至时标信号下降沿的时钟计数值与所述商数进行比较运算，判断所述时标信号下降沿与所述GPS秒脉冲信号上升沿的相位关系，输出时标下降沿失准信号；或运算器，连接于所述第一相位判别器和第二相位判别器，对所述时标上升沿失准信号与所述时标下降沿失准信号进行或运算，生成时标相位失准信号；与运算器，连接于所述第一上升沿检测器和或运算器，对所述GPS秒脉冲上升沿信号和所述时标相位失准信号进行与运算，生成分频计数器复位信号。
进一步地，在一实施例中，所述分频功能模块组还包括：翻转计数分配器，连接于所述晶振模块、除法器、第一上升沿检测器、第二上升沿检测器以及下降沿检测器，用于产生下一个时标信号周期的时钟计数值，控制时标信号的翻转；分频计数器，连接于所述晶振模块和与运算器，用于对所述时钟信号进行计数，当所述分频计数器复位信号为高电平时，输出分频计数器计数值并复位；相等比较器，连接所述分频计数器和翻转计数分配器，用于在所述分频计数器计数值与所述下一个时标周期的时钟计数值相等时，输出高电平，否则输出低电平；时标信号控制器，连接于所述晶振模块、相等比较器和与运算器，用于在所述分频计数器计数值与所述下一个时标周期的时钟计数值相等时，即所述相等比较器输出高电平时，生成的时标信号进行翻转，生成对准后的时标信号输出，且当所述分频计数器复位信号为高电平时，所述时标信号复位为高电平。
进一步地，在一实施例中，所述秒脉冲系统时钟计数器、通讯与存储控制模块、滤波器、除法器、第一上升沿检测器、第二上升沿检测器、下降沿检测器、第一计数器、第二计数器、第一相位判别器、第二相位判别器、或运算器、与运算器以及分频计数器、翻转计数分配器、相等比较器、时标信号控制器集成在一个FPGA芯片上。
本发明实施例的基于标准时间脉冲信号的时标信号发生器，其中的分频功能模块组中的翻转计数分配器负责计算下一个时标信号周期的时钟周期数，实现了对每个时标信号周期的精确时间控制，确保了时标信号频率精度；相位检测和控制模块组如果检测到相位失准，则控制分频计数器和时标信号控制器在下一个秒脉冲上升沿复位，通过这种方式能够在1个时钟周期的精度范围内将秒脉冲信号与时标信号对准，从而确保了时标信号的时间精度。并且，本发明作为一种频率发生器，时标信号频率范围从1Hz至32KHz，能够基本满足大多数数据采集场合的应用需求，整数频率在线连续可调，大大提高了本发明的应用灵活性。故本发明的基于标准时间脉冲信号的时标信号发生器具有高精度、频率连续可调、结构简单、成本低及易于集成等优点。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例的基于标准时间脉冲信号的时标信号发生器的功能结构示意图；
图2为本发明的基于标准时间脉冲信号的时标信号发生器的另一实施例的结构示意图；
图3为本发明实施例的基于标准时间脉冲信号的时标信号发生器输出的三路信号的波形示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例设计了一种时标信号发生器，采用通用GPS接收器输出的1PPS信号作为标准时间脉冲信号源，在FPGA芯片内设计电路功能模块，实现对1PPS标准时间脉冲信号的倍频，转换为频率可调的高精度时标脉冲信号，以及输出时标信号与1PPS脉冲信号的对准，频率范围1Hz-32KHz，精度达到80ns，能够满足大多数科研和工业领域对时标信号的要求。
图1为本发明实施例的时标信号发生器的功能结构示意图。如图1所示，本实施例的基于标准时间脉冲信号的时标信号发生器包括：晶振模块，用于产生所述时标信号发生器的时钟信号；第一串口，用于接收外部输入的时标频率配置命令；GPS模块，用于接收连接的外部GPS天线的载波信号，生成GPS秒脉冲信号和输出GPS定位和时间数据；通讯与存储控制模块，连接于所述第一串口，用于根据所述时标频率配置命令生成时标信号频率值，并控制所述时标信号频率值的存储与发送；分频功能模块组，用于根据所述时标频率配置命令对所述时钟信号进行分频，生成时标信号；相位检测与控制功能模块组，用于检测所述GPS秒脉冲信号与反馈的时标信号的相位差，并根据所述相位差产生控制信号，对所述分频功能模块组进行控制，将所述GPS秒脉冲信号与所述时标信号进行对准。
在本实施例中，晶振模块可采用50MHz有源晶振，每个时钟周期为20ns。
在本实施例中，如图1所示，所述时标信号发生器还包括：第二串口，连接于所述GPS模块，用于将所述GPS模块产生的GPS时间与定位数据发送至上位计算机。
在本实施例中，如图1所示，所述时标信号发生器还包括：Flash芯片，连接于所述通讯与存储控制模块，用于存储所述时标信号频率值。在本实施例中，可采用4LC32串行Flash存储芯片，FPGA芯片将上位机设置的新的时标信号频率存入Flash芯片内，当时标信号发生器启动时自动读取存储在Flash芯片内的时标信号频率值，产生频率信号。
图2为本发明的基于标准时间脉冲信号的时标信号发生器的另一实施例的结构示意图。在本实施例中，如图2中的虚线框①包围所示，所述分频功能模块组包括：
秒脉冲系统时钟计数器，连接于所述晶振模块和所述GPS模块，用于对所述GPS秒脉冲信号进行计数，生成秒脉冲时钟计数值；
滤波器，连接于所述晶振模块和秒脉冲系统时钟计数器，用于对所述秒脉冲系统时钟计数器生成的秒脉冲时钟计数值进行滤波；
除法器，连接于所述滤波器、秒脉冲系统时钟计数器和通讯与存储控制模块，用于利用所述秒脉冲时钟计数值除以所述时标信号频率值，生成商数和余数。
在本实施例中，如图2中的虚线框②包围所示，所述相位检测与控制模块包括：
第一上升沿检测器，连接所述晶振模块和GPS模块，用于检测所述GPS秒脉冲信号的上升沿，生成GPS秒脉冲上升沿信号；
第二上升沿检测器，连接所述晶振模块和反馈的时标信号，用于检测所述反馈的时标信号的上升沿，生成时标上升沿信号；
下降沿检测器，连接所述晶振模块和反馈的时标信号，用于检测所述反馈的时标信号的下降沿，生成时标下降沿信号；
第一计数器，连接所述晶振模块、第一上升沿检测器以及第二上升沿检测器，在所述GPS秒脉冲上升沿信号为高电平时复位，从0累计时钟数，在所述时标上升沿信号为高电平时停止，输出GPS秒脉冲上升沿至时标信号上升沿的时钟计数值；
第二计数器，连接所述晶振模块、第一上升沿检测器以及下降沿检测器，在所述GPS秒脉冲上升沿信号为高电平时复位，从0累计时钟数，在所述时标下降沿信号为高电平时停止，输出GPS秒脉冲上升沿至时标信号下降沿的时钟计数值；
第一相位判别器，连接所述除法器、晶振模块、第一计数器以及第二上升沿检测器，用于在所述时标上升沿信号出现上升沿后，将所述GPS秒脉冲上升沿至时标信号上升沿的时钟计数值与所述商数进行比较运算，判断所述时标信号上升沿与所述GPS秒脉冲信号上升沿的相位关系，输出时标上升沿失准信号；
第二相位判别器，连接所述除法器、晶振模块、第二计数器以及下降沿检测器，用于在所述时标上升沿信号出现下降沿后，将所述GPS秒脉冲上升沿至时标信号下降沿的时钟计数值与所述商数进行比较运算，判断所述时标信号下降沿与所述GPS秒脉冲信号上升沿的相位关系，输出时标下降沿失准信号；
或运算器，连接于所述第一相位判别器和第二相位判别器，对所述时标上升沿失准信号与所述时标下降沿失准信号进行或运算，生成时标相位失准信号；
与运算器，连接于所述第一上升沿检测器和或运算器，对所述GPS秒脉冲上升沿信号和所述时标相位失准信号进行与运算，生成分频计数器复位信号。
在本实施例中，如图2中的虚线框①包围所示，图1所示的分频功能模块组还包括：
翻转计数分配器，连接于所述晶振模块、除法器、第一上升沿检测器、第二上升沿检测器以及下降沿检测器，用于产生下一个时标信号周期的时钟计数值，控制时标信号的翻转；
分频计数器，连接于所述晶振模块和与运算器，用于对所述时钟信号进行计数，当所述分频计数器复位信号为高电平时，输出分频计数器计数值并复位；
相等比较器，连接所述分频计数器和翻转计数分配器，用于在所述分频计数器计数值与所述下一个时标周期的时钟计数值相等时，输出高电平，否则输出低电平；
时标信号控制器，连接于所述晶振模块、相等比较器和与运算器，用于在所述分频计数器计数值与所述下一个时标周期的时钟计数值相等时，即所述相等比较器输出高电平时，生成的时标信号进行翻转，生成对准后的时标信号输出，且当所述分频计数器复位信号为高电平时，所述时标信号复位为高电平。
在本实施例中，所述秒脉冲系统时钟计数器、通讯与存储控制模块、滤波器、除法器、第一上升沿检测器、第二上升沿检测器、下降沿检测器、第一计数器、第二计数器、第一相位判别器、第二相位判别器、或运算器、与运算器以及分频计数器、翻转计数分配器、相等比较器、时标信号控制器可集成在一个FPGA芯片上。
在本实施例中，可采用Altera公司Cyclone III EP3C5E型FPGA芯片完成主要电路功能模块开发，开发程序设计使用Verilog HDL硬件描述语言，开发环境为Altera公司的综合性PLD/FPGA开发软件Quartus II。
本发明的时标信号发生器可使用Motorola公司生产的M12授时型GPS接收器作为授时源。M12接收器的并行通道已经扩展到12个，提供码跟踪和载波辅助跟踪，可同时跟踪12颗卫星，可串行输出纬度、经度、高度、速度、航向和时间信息，提供1PPS和100PPS定时信号，精度为60ns（6σ）。
由图2中可看出，本发明的基于标准时间脉冲信号的时标信号发生器主要输出三路信号：GPS秒脉冲信号（1PPS）、频率可变的时标信号以及第二串口输出的GPS时间和定位信息数据信号，图3示出了各输出信号的波形示意图。
以图3中所示为例，结合图1和图2对时标信号发生器的功能应用进行说明。
1）上位机通过时标信号发生器的第一串口读取当前时标信号频率，则每个时标信号周期可根据频率计算得到。如果时标信号频率为11Hz，则每个时标信号周期为0.090909090秒，记为T。
2）GPS秒脉冲上升沿与时标方波脉冲信号上升沿对齐，GPS秒脉冲上升沿出现的同时，Motorola M12GPS接收器通过第二串口向上位机发送包含GPS时间和定位信息的数据包，上位机解析后得到GPS时间，假设第一个秒脉冲上升沿时间t0为“2009年8月5日11时23分38秒”，则t1,t2,t3…的时间为t0+T，t0+2*T，t0+3*T…。
根据本发明开发完成的时标信号发生器的频率范围为1Hz-32000Hz，时间精度为80ns(GPS1PPS精度为60ns)，其主要技术指标如表1所示。
表1
本发明实施例的基于标准时间脉冲信号的时标信号发生器，其中的分频功能模块组中的翻转计数分配器负责计算下一个时标信号周期的时钟周期数，实现了对每个时标信号周期的精确时间控制，确保了时标信号频率精度；相位检测和控制模块组如果检测到相位失准，则控制分频计数器和时标信号控制器在下一个秒脉冲上升沿复位，通过这种方式能够在1个时钟周期的精度范围内将秒脉冲信号与时标信号对准，从而确保了时标信号的时间精度。并且，本发明作为一种频率发生器，时标信号频率范围从1Hz至32KHz，能够基本满足大多数数据采集场合的应用需求，整数频率在线连续可调，大大提高了本发明的应用灵活性。故本发明的基于标准时间脉冲信号的时标信号发生器具有高精度、频率连续可调、结构简单、成本低及易于集成等优点。
本发明中应用了具体实施例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (7)
1.一种基于标准时间脉冲信号的时标信号发生器，其特征在于，所述时标信号发生器包括：
晶振模块，用于产生所述时标信号发生器的时钟信号；
第一串口，用于接收外部输入的时标频率配置命令；
GPS模块，用于接收连接的外部GPS天线的载波信号，生成GPS秒脉冲信号和输出GPS定位和时间数据；
通讯与存储控制模块，连接于所述第一串口，用于根据所述时标频率配置命令生成时标信号频率值，并控制所述时标信号频率值的存储与发送；
分频功能模块组，用于根据所述时标频率配置命令对所述时钟信号进行分频，生成时标信号；
相位检测与控制功能模块组，用于检测所述GPS秒脉冲信号与反馈的时标信号的相位差，并根据所述相位差产生控制信号，对所述分频功能模块组进行控制，将所述GPS秒脉冲信号与所述时标信号进行对准。
2.根据权利要求1所述的基于标准时间脉冲信号的时标信号发生器，其特征在于，所述时标信号发生器还包括：
第二串口，连接于所述GPS模块，用于将所述GPS模块产生的GPS时间与定位数据发送至上位计算机。
3.根据权利要求1所述的基于标准时间脉冲信号的时标信号发生器，其特征在于，所述时标信号发生器还包括：
Flash芯片，连接于所述通讯与存储控制模块，用于存储所述时标信号频率值。
4.根据权利要求1所述的基于标准时间脉冲信号的时标信号发生器，其特征在于，所述分频功能模块组包括：
秒脉冲系统时钟计数器，连接于所述晶振模块和所述GPS模块，用于对所述GPS秒脉冲信号进行计数，生成秒脉冲时钟计数值；
滤波器，连接于所述晶振模块和秒脉冲系统时钟计数器，用于对所述秒脉冲系统时钟计数器生成的秒脉冲时钟计数值进行滤波；
除法器，连接于所述滤波器、秒脉冲系统时钟计数器和通讯与存储控制模块，用于利用所述秒脉冲时钟计数值除以所述时标信号频率值，生成商数和余数。
5.根据权利要求4所述的基于标准时间脉冲信号的时标信号发生器，其特征在于，所述相位检测与控制模块包括：
第一上升沿检测器，连接所述晶振模块和GPS模块，用于检测所述GPS秒脉冲信号的上升沿，生成GPS秒脉冲上升沿信号；
第二上升沿检测器，连接所述晶振模块和反馈的时标信号，用于检测所述反馈的时标信号的上升沿，生成时标上升沿信号；
下降沿检测器，连接所述晶振模块和反馈的时标信号，用于检测所述反馈的时标信号的下降沿，生成时标下降沿信号；
第一计数器，连接所述晶振模块、第一上升沿检测器以及第二上升沿检测器，在所述GPS秒脉冲上升沿信号为高电平时复位，从0累计时钟数，在所述时标上升沿信号为高电平时停止，输出GPS秒脉冲上升沿至时标信号上升沿的时钟计数值；
第二计数器，连接所述晶振模块、第一上升沿检测器以及下降沿检测器，在所述GPS秒脉冲上升沿信号为高电平时复位，从0累计时钟数，在所述时标下降沿信号为高电平时停止，输出GPS秒脉冲上升沿至时标信号下降沿的时钟计数值；
第一相位判别器，连接所述除法器、晶振模块、第一计数器以及第二上升沿检测器，用于在所述时标上升沿信号出现上升沿后，将所述GPS秒脉冲上升沿至时标信号上升沿的时钟计数值与所述商数进行比较运算，判断所述时标信号上升沿与所述GPS秒脉冲信号上升沿的相位关系，输出时标上升沿失准信号；
第二相位判别器，连接所述除法器、晶振模块、第二计数器以及下降沿检测器，用于在所述时标上升沿信号出现下降沿后，将所述GPS秒脉冲上升沿至时标信号下降沿的时钟计数值与所述商数进行比较运算，判断所述时标信号下降沿与所述GPS秒脉冲信号上升沿的相位关系，输出时标下降沿失准信号；
或运算器，连接于所述第一相位判别器和第二相位判别器，对所述时标上升沿失准信号与所述时标下降沿失准信号进行或运算，生成时标相位失准信号；
与运算器，连接于所述第一上升沿检测器和或运算器，对所述GPS秒脉冲上升沿信号和所述时标相位失准信号进行与运算，生成分频计数器复位信号。
6.根据权利要求5所述的基于标准时间脉冲信号的时标信号发生器，其特征在于，所述分频功能模块组还包括：
翻转计数分配器，连接于所述晶振模块、除法器、第一上升沿检测器、第二上升沿检测器以及下降沿检测器，用于产生下一个时标信号周期的时钟计数值，控制时标信号的翻转；
分频计数器，连接于所述晶振模块和与运算器，用于对所述时钟信号进行计数，当所述分频计数器复位信号为高电平时，输出分频计数器计数值并复位；
相等比较器，连接所述分频计数器和翻转计数分配器，用于在所述分频计数器计数值与所述下一个时标周期的时钟计数值相等时，输出高电平，否则输出低电平；
时标信号控制器，连接于所述晶振模块、相等比较器和与运算器，用于在所述分频计数器计数值与所述下一个时标周期的时钟计数值相等时，即所述相等比较器输出高电平时，生成的时标信号进行翻转，生成对准后的时标信号输出，且当所述分频计数器复位信号为高电平时，所述时标信号复位为高电平。
7.根据权利要求6所述的基于标准时间脉冲信号的时标信号发生器，其特征在于，所述秒脉冲系统时钟计数器、通讯与存储控制模块、滤波器、除法器、第一上升沿检测器、第二上升沿检测器、下降沿检测器、第一计数器、第二计数器、第一相位判别器、第二相位判别器、或运算器、与运算器以及分频计数器、翻转计数分配器、相等比较器、时标信号控制器集成在一个FPGA芯片上。
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