CN103684363A - 用于片上互连的定时校准 - Google Patents

Abstract

用于片上互连的定时校准。一个实施例阐述了用于片上源同步的基于互补金属氧化物半导体（CMOS）中继器的互连的定时校准技术。可以应用两个转换模式来校准片上数据或时钟线的延迟。校准逻辑配置为应用转换模式并且之后基于所采集的校准模式来修整时钟和数据线的延迟。修整使用可配置延迟电路来调节时钟和数据线的延迟。定时误差可由归因于晶体管和线金属化失配的线延迟变化、串扰或电源引起的抖动（PSIJ）而造成。通过降低由于在片上互连的不同线之间的失配延迟的定时误差的发生可以提高芯片良率。

Description

用于片上互连的定时校准

技术领域

本发明总地涉及定时（timing）校准，并且更具体地，涉及用于片上互连的定时校准。

背景技术

源同步的基于互补金属氧化物半导体（CMOS）中继器的互连为全局片上通信架构（fabric）提供简单、高性能的拓扑。然而随着硅裸片大小增大，片上互连的长度可以跨越10mm或更长，并且通信信道容易遭受许多定时误差源，包括归因于晶体管和线金属化失配的线延迟变化、串扰和电源引起的抖动（PSIJ）。

对于具有130um宽度和间距、50%相邻层利用率并且具有中继器大小以及为最小功率延迟乘积而进行优化的10mm低电平金属线，由于晶体管变化（慢过程、0.75V和125摄氏度），1-σ延迟变化为每线每极性转换大约8ps。如果跨这类线传送“单个1”，前导和尾随信号转换可以各自以σ=8ps就平均延迟展现呈正态分布的独立的定时偏移。这相当于对于4Gb/s切换（toggle）（或2GHz双倍数据速率时钟）和5.7ps偏差（即两个边沿之间的中点的净延迟偏移）来说，1-σ值具有2.3%的占空比失真（DCD）。示范性的片上网络包括一百个10mm信道，每个为10字节宽并且以每线4Gb/s操作（即在10mm上传递共4TB/s）。假定串扰、PSIJ和随机抖动（推断出感兴趣的误码率）总计0.44UI（110ps），并且触发器容差和时钟缓冲器偏差总计0.2UI（50ps），由于线延迟失配，对于包括片上网络的链路集合来说，统计的定时预算会预测0%的良率（yield）。换言之，以0%的良率，包括这类片上网络的芯片将不能以全速正常运行。

为源同步的基于CMOS中继器的互连拓扑所开发的串扰抑制方法可以将结果定时抖动限制于在高带宽密度（例如在28nm工艺节点下为每mm总线宽度30Tb/s的数量级）下大约200毫单位间隔（mUI）。+/-7%数量级的电源噪声可以导致对数据速率的显著调制（通过调制信号传播速度），这进一步地降低多达400mUI的有效定时裕度（margin）。在这类苛刻的环境中，线延迟失配可以使芯片无法正常操作，如以上关于“单个1”的传送所解释的，这导致严重的良率损失。线延迟失配、定时抖动和电源噪声的组合可以降低有效定时裕度，使得必须降低时钟频率以确保定时裕度约束被满足而使得芯片正常操作。特别是，当片上源同步的基于CMOS中继器的互连用作用于负责跨大部分芯片来每秒移动数太字节数据的大型片上网络的构件时，芯片可能出现故障。甚至在满足定时裕度约束的互连的线上所传送的单个信号的故障将很可能导致芯片的功能性故障。

当采用电源调节方案来抑制PSIJ并且提高能源效率时，可减小栅过驱动。经减小的栅过驱动会加剧在源同步的基于CMOS中继器的互连的不同线之间的延迟失配。片上互连的给定子信道中的各线彼此之间的延迟失配导致DCD和时钟对数据偏差，这降低良率。

因此，本领域需要的是用于片上源同步的基于CMOS中继器的互连的、抑制线延迟失配并且帮助提高芯片良率的定时校准技术。

发明内容

本发明的一个实施例阐述了用于片上源同步的基于CMOS中继器的互连的定时校准技术。可以应用两个转换模式来校准片上数据或时钟线的延迟。校准逻辑配置为应用转换模式并且之后基于所采集的校准模式来修整时钟和数据线的延迟。修整使用可配置延迟电路来调节时钟和数据线的延迟。

用于校准片上互连的本发明的各实施例包括应用第一信号转换模式到片上互连的第一线以生成多个第一度量。基于多个第一度量，延迟电路配置为调节第一线的延迟以落入大致以时钟信号的边沿为中心的预定延迟变化的范围内。

所公开的定时校准技术的一个优势是其可以用来针对片上互连降低线延迟失配，其转而帮助提高整体的芯片良率。

附图说明

因此，可以详细地理解本发明的上述特征，并且可以参考实施例得到对如上面所简要概括的本发明更具体的描述，其中一些实施例在附图中示出。然而，应当注意的是，附图仅示出了本发明的典型实施例，因此不应被认为是对其范围的限制，本发明可以具有其他等效的实施例。

图1A示出了根据本公开一个实施例的可配置延迟电路；

图1B示出了根据本公开一个实施例的、图1A的可配置延迟电路的级；

图1C示出了根据本公开一个实施例的、图1A的可配置延迟电路的延迟传输特性；

图2是根据本公开一个实施例的、示出了用于对可配置延迟电路进行配置的技术的流程图；

图3A是根据本公开一个实施例的、示出了包括用于子信道（同相子信道）的可配置延迟电路的片上互连定时校准系统的示意图；

图3B是根据本公开一个实施例的、示出了在针对片上互连的单个信道的校准过程之前、期间和之后的时钟对数据延迟偏移的图；

图3C是根据本公开一个实施例的、示出了在针对100个信道的集合的校准期间的时钟对数据延迟偏移的图；

图3D是根据本公开一个实施例的、示出了在针对片上互连的线的校准之前、期间和之后的预定可接受延迟变化和时钟对数据延迟偏移的图；

图4A是根据本公开一个实施例的、图3A中所示的时钟生成单元的框图；

图4B是根据本公开一个实施例的、图4A的内插单元的框图；

图4C是根据本公开一个实施例的、图3A的校准模式生成单元的框图；

图4D是根据本公开一个实施例的、图3A的校准模式采集单元的框图；

图5A是根据本公开一个实施例的、示出了用于校准片上互连的技术的流程图；

图5B是根据本公开一个实施例的、示出了用于针对时钟信号校准片上互连的技术的流程图；

图6是根据本公开一个实施例的、示出了用于针对数据信号校准片上互连的技术的流程图；

图7是根据本公开一个实施例的、示出了用于实施时钟相位调节的技术的流程图；

图8A是根据本公开一个实施例的、示出了用于校准具有冗余的片上互连的技术的流程图；

图8B是根据本公开一个实施例的、示出了用于使用代表性冗余线来动态地测量片上互连特性的技术的流程图；以及

图9是示出了配置为实现本发明的一个或多个方面的计算机系统的框图。

具体实施方式

在下面的描述中，将阐述大量的具体细节以提供对本发明更透彻的理解。然而，本领域的技术人员应该清楚，本发明可以在没有一个或多个这些具体细节的情况下得以实践。在其他实例中，没有描述公知的特征以免对本发明造成混淆。

可配置的延迟电路可以用来校正信号之间的延迟中的失配，诸如时钟信号和数据之间以及多位数据总线内的不同数据位之间。相对于数据信号未对齐的时钟沿可导致功能性误差，例如定时误差。可配置延迟电路可以用来使时钟相对于数据信号对齐并且确保更好地满足定时要求。

多位数据总线的不同信号之间的延迟中的失配对于满足定时要求以正确地对多位数据总线的所有信号进行采样呈现出挑战。失配典型地由变化的线长度和归因于用于多位数据总线的不同数据信号的硅制造工艺的变化所造成。特别是，沿数据和时钟信号线长度插入的不同中继器元件的延迟可以变化，这导致不同数据信号之间和时钟信号相对于数据信号之间的失配。可配置延迟电路可以用来最小化用于多位总线的每个数据信号的有效采样窗口之间的变化，从而降低功能性误差。

时钟和数据信号之间的系统性偏差的其他潜在源是在数据经由其进行传送的链路的发射器和接收器端处的时钟缓冲器中的不对称性和在接收器触发器中的孔径偏移。可以使用可配置延迟电路来进行对转发时钟相位的调节以补偿这类偏移。由可配置延迟电路所提供的、独立地调节上升延迟和下降延迟的能力允许对数据信号的修整和对时钟信号占空比或脉冲宽度的调节。对上升沿定时的调节应该与下降沿定时本质上是独立的。否则，如果对每个边沿的调节强烈地相互影响，则难以找到用于移除定时偏移的合适的调整算法。

图1A示出了根据本公开一个实施例的可配置延迟电路100。如图1A所示，可配置延迟电路100包括三个可调节的级，其中每个级（例如可配置电路100的级）包括与三态反相器并联耦连的固定反相器。其他可配置延迟电路可以包括一个或多个可调节的级以生成基于至少两个独立的控制信号而相对于输入信号被延迟的输出信号。可配置延迟电路100接收输入信号101并生成输出信号131，该输出信号131基于控制信号en2H、en1H、en0H、en2L、en1L和en0L相对于输入信号101被延迟。

在可配置延迟电路100的每个级处，特定级的输出处的上升沿可以通过解置位（de-assert）用于特定级的各控制信号en2L、en1L和en0L而被延迟。特定级的输出处的下降沿可以通过解置位用于特定级的各控制信号en2H、en1H和en0H而被延迟。通过集合一系列可配置延迟电路100的这些级，可以达到用于每个输出沿的定时的控制范围。例如，输出信号131的上升沿定时由控制集en2H、en1L和en0H控制。输出信号131的下降沿定时由剩余的三个控制，例如控制en2L、en1H和en0L所控制。多个级的结构为控制每个级的输出和输入之间的相对延迟以及输出信号131相对于输入信号101的整体延迟提供非常灵活的机制，因为每个级的整体大小制定（sizing）以及固定的和可调节的三态反相器的相对大小是自由参数。

图1B示出了根据本公开一个实施例的可配置延迟电路100的级，其为图1A的可配置延迟电路100中所示的三个级之一。可配置延迟电路100的级包括与固定反相器110并联耦连的三态反相器105。三态反相器105和固定反相器110每一者均接收输入并生成作为输入的经反相版本的输出。

enL控制信号使能并禁用三态反相器105的上拉晶体管。当低有效enL控制信号（即低驱动）被置位（assert）时，使能三态反相器105的上拉操作。当高有效enH控制信号（即高驱动）被置位时，使能三态反相器105的下拉操作。当enL和enH都未被置位时，三态反相器105的输出处于高阻抗状态并且输出仅由固定反相器110驱动。

固定反相器110提供第一级驱动强度来驱动在输出处的负载。当enL被置位时，由于三态反相器105上拉，在输出处的上升转换的驱动强度较大，所以上升转换的延迟被降低。类似地，当enH被置位时，由于三态反相器105下拉，在输出处的下降转换的驱动强度较大，所以下降转换的延迟被降低。假设对于固定反相器110来说，逻辑作用力（logical effort），其是驱动强度的度量，是1，则当所有晶体管大小相等时，三态反相器105的逻辑作用力是2。因此，在使能三态反相器105的情况下，可配置延迟电路100的级的驱动强度增大50%。

基于包括三态反相器105和固定反相器110的晶体管的宽度确定每个级的相对驱动强度。可配置延迟电路100的每个级可以配置为使用控制信号enL和enH来提供四个不同的延迟变化。当enL和enH二者都被解置位时，由输入引发第一延迟以生成输出。当enL和enH二者都被置位以增大可配置延迟电路100的状态的驱动强度时，对于输出的上升沿和输出的下降沿来说，第一延迟被降低。当enL被置位并且enH被解置位时，仅对于输出的上升沿，第一延迟被降低。最后，当enH被置位并且enL被解置位时，仅对于输出的下降沿，第一延迟被降低。

包括三态反相器105和固定反相器110的晶体管的相对大小制定可以用来控制由可配置延迟电路100的每个级所生成的可能的延迟和经降低的延迟。例如，假设图1A所示的可配置延迟电路100中的每个级具有4S的固定整体大小制定（或驱动强度），则在三态反相器105的晶体管和固定反相器110的晶体管之间存在3个不同的相对大小制定的可能组合。固定反相器110可以具有3S的大小并且三态反相器105可以具有1S的大小。固定反相器110可以具有2S的大小并且三态反相器105可以具有2S的大小。固定反相器110可以具有1S的大小并且三态反相器105可以具有3S的大小。可配置延迟电路100的每个级为先前级（或输入）提供4S的负载。

图1C示出了根据本公开一个实施例的、图1A的可配置延迟电路的延迟传输特性150。如图1C所示，输入信号101的上升沿被延迟变化的量以生成输出信号131的上升沿。当en2H被置位时，可配置延迟电路100的第一级中的三态反相器元件内的下拉器件被激活以降低从输入信号101的上升沿到经反相的输入信号115的下降沿的转换的延迟。当en1L被置位时，可配置延迟电路100的第二级中的三态反相器元件内的上拉器件被激活以降低从经反相的输入信号115的下降沿到第二信号107的上升沿的转换的延迟。当en0H被置位时，可配置延迟电路100的第三级中的三态反相器元件内的下拉器件被激活以降低从第二信号107的上升沿到第三信号125的下降沿的转换的延迟。输出信号131是第三信号125的反相，所以第三信号125的下降沿产生输出131的上升沿。

延迟传输特性150与可配置延迟电路100相对应，其中第一级具有大小为1S的三态反相器和大小为3S的固定反相器，第二级具有大小为2S的三态反相器和大小为2S的固定反相器，以及第三级具有大小为3S的三态反相器和大小为1S的固定反相器。

当en2H、en1L和en0H控制信号被置位时，接近30皮秒的最低延迟发生，使得三态反相器元件中的各下拉器件和上拉器件被激活。当en2H、en1L和en0H控制信号为未置位时，接近58皮秒的最大延迟发生，使得由en2H、en1L和en0H控制信号所控制的三态反相器元件中的各下拉器件和上拉器件被禁用。

随着en2H、en1L和en0H控制信号经历以下八个不同的二进制值，输入信号101的上升沿被延迟越来越大的时间量，其中每个二进制值与不同的延迟步相对应：101、100、111、110、001、000、011、010，其中因为en1L是低有效，所以最小延迟由101指定并且最大延迟由010指定。虽然en2H、en1L和en0H控制信号中的调节影响对输出信号131的上升沿所生成的延迟，但是对en2H、en1L和en0H控制信号的调节不影响输出信号131的下降沿的延迟。如图1C所示，在输出信号131的上升沿转换期间所引入的延迟基于en2H、en1L和en0H控制信号中的至少一个而线性地变化。

下面的表表示了随着调节en2H、en1L和en0H以逐渐减小输出131的上升沿的延迟的、所控制的级的不同驱动强度。

如图1C所示，在en2H、en1L和en0H控制信号变化并且en2L、en1H和en0L控制信号不被调节，即保持不变的同时，输出信号131的下降沿的延迟大致保持不变。类似地，在en2L、en1H和en0L控制信号变化并且en2H、en1L和en0H控制信号不被调节的同时，输出信号131的上升沿的延迟大致保持不变。另外，在输出信号131的上升沿转换期间所引入的延迟基于en2L、en1H和en0L控制信号中的至少一个而线性地变化。

图2是根据本公开一个实施例的、示出了用于对可配置延迟电路100进行配置的技术的流程图。尽管结合图1A的可配置延迟电路100对方法步骤进行了描述，但是本领域普通技术人员将理解配置为以任何顺序实施方法步骤的任何系统均在本公开的范围内。在步骤205，接收对由输入信号101的上升沿所引发的延迟进行控制以生成输出信号131的控制信号设定。换言之，控制信号设定对输出信号131的上升沿相对于输入信号101的上升沿的延迟进行控制。控制上升沿的延迟的控制信号设定是en2H、en1L和en0H。

在步骤210，接收对由输入信号101的下降沿所引发的延迟进行控制以生成输出信号131的控制信号设定。换言之，控制信号设定对输出信号131的下降沿相对于输入信号101的下降沿的延迟进行控制。控制下降沿的延迟的控制信号设定是en2L、en1H和en0L。在步骤215，控制信号设定应用于可配置延迟电路100来控制由输入信号所引发的延迟量以生成输出信号。在步骤220，生成相对于输入信号被延迟的输出信号。

可以调节可配置延迟电路100的控制信号以与在输出处的下降转换分开地独立增大或减小在输出处的上升转换的延迟。可以经由控制信号来调节可配置延迟电路100以针对上升和/或下降数据转换降低多位总线的不同信号之间的延迟变化。可以识别预定的可接受延迟变化。可以识别预定的可接受延迟变化以针对特定的性能水平例如时钟速率，提高集成电路的功能性良率。在一个实施例中，固定反相器和三态反相器的相对驱动强度在可配置延迟电路100中实现，使得一个或多个延迟步等于预定的可接受延迟变化。

片上互连的定时校准

可配置延迟电路100可以用来调节与片上互连的通信信道相关联的、传输数据或时钟信号的单独线的定时。每个通信信道典型地包括一组8至16字节的数据和所转发的时钟对。由于本地于在线终端处的发射器和接收器电路缓冲的时钟中的偏差和噪声，因此线（或链路）的数目受限。数据线的第一半与所转发的时钟的第一个相关联，并且数据线的第二半与所转发的时钟的第二个相关联，这形成两个子信道：同相和正交相分量，例如I和Q。两个子信道的定时以0.5UI交错，并且数据线物理地交织，使得相邻线上的信号转换不应该同时发生。此外，还可以采用其中出站线与入站线交织的串扰降低技术。

常规的片上互连依靠多个重定时元件，其沿着信道的线被插入以确保满足定时约束，其中该重定时元件例如触发器。定时校准技术可以用来测量并配置信道的不同数据线，使得可以在接收端处以每数据线仅单个重定时元件（触发器）来横贯每条线的整个长度，而不是插入多个重定时元件。与常规技术相比，降低重定时元件的数目有益地最小化延时和功耗。

图3A是根据本公开一个实施例的、示出了包括用于子信道（I子信道）的可配置延迟电路的片上互连定时校准系统300的示意图。尽管图3A仅显示了单条数据线301，但是对于I子信道和Q子信道二者来说，可以包括多条数据线。定时校准系统300包括时钟生成单元325、时钟切换单元305、发射器312、校准模式生成单元310、校准模式采集单元315、接收器316和校准控制单元320。用于传送数据信号的数据线301耦连在发射器312和接收器316之间。所转发的时钟信号对ClkI_clk和ClkQ_clk分别在clk I线302和clk Q线304上传送。可配置延迟电路100还耦连到线的每一者。

片上互连依靠用于信道的、在与数据线一起的时钟线上转发时钟信号的源同步计时（clocking）方案。所转发的时钟名义上具有与跨线的数据相同的传播时间，并且用来对到接收触发器中的数据重新定时（re-time）。源同步技术允许触发器之间的传播延迟长于时钟周期。相对在其中线被分解为由时钟周期所约束的较短的管线级的常规同步方案，源同步技术呈现出延时和功率优势。源同步技术还相对“波管线”方法具有优势，“波管线”方法不转发时钟信号，而是相反使用时钟和数据恢复系统（CDR）来对齐源自全局时钟分布网络和/或本地PLL的接收器时钟。实际上，CDR具有几兆赫兹的带宽限制，并且（不同于转发时钟方案）可能不能追踪任何实际实现方案中所呈现的大量中至高频抖动。

此外，对信令信道内的经耦连的数据线的转换时间进行交错可以用来降低定时抖动。数据信号之间的延迟可以使用相对于彼此而偏移的所转发的时钟对来实现并且用来为交替数据线定时-例如：如图3A所示的具有同相和正交（I/Q）双倍数据速率（DDR）时钟的四分之一周期路径。可替换地，半周期路径可以用全速率（单倍数据速率，SDR）的所转发的时钟来实现。

如图3A所示，发射器312配置为使用时钟信号clkI_data将半速率数据多路复用到I子信道的数据线301上。相反地，接收器314配置为使用所转发的clkQ_clk信号将在数据线301上所接收的数据向下多路分用回半速率。在28nm CMOS节点处，目标最大数据速率为大约4Gb/s。为了向生成和接收在片上互连上所传送的信号的单元提供具有合理数据速率的接口，发射器312和接收器314分别实施数据的2：1序列化和1：2反序列化。

时钟生成单元325为发射器312和时钟切换单元305生成高速时钟。时钟切换单元305配置为选择ClkI_clk或ClkQ_clk用于输出到子信道的时钟线上。校准模式生成单元310配置为生成用来测量每条线的定时特性的校准模式。校准模式采集单元315配置为响应于校准模式而采集在数据线301上所生成的模式。校准控制单元320负责为修整时钟和数据线的延迟所要求的操作排序。最后，校准控制单元320配置校准模式生成单元310以经由发射器312将校准模式应用到数据线以及配置校准模式采集单元315以在接收器314处对模式进行采集。校准模式采集单元315和校准控制单元320分析所采集的模式，并且基于对所采集的模式的分析，校准控制单元320还对可配置延迟电路100进行编程。此外，校准控制单元320控制时钟切换单元305以在校准过程期间根据需要设置所转发的时钟信号。校准控制单元320可以在电路、软件或电路和软件的组合中实现。

总之，校准系统300使用相位检测技术来测量时钟和数据线的延迟偏移，并且使用与片上互连的线串联放置的可配置延迟电路100来根据满足定时约束的需要校正延迟。对于每个I和Q子信道，分开地实施信道的定时校准。

使用亚历山大相位检测器相对于参考信号来测量线上的信号转换的相位。检测器通过将由校准模式生成单元310所生成的两个不同的校准模式应用到数据线来实现。两个不同的校准模式是1010…或0101…。由校准模式采集单元315使用与线包括在其中的子信道相关联的并且与数据信号的边沿转换名义上对齐的所转发的时钟来对结果模式进行采样。如果上升数据转换相对于有效时钟沿被延迟，则将采样“0”，即时钟相对于数据是“早的”或数据相对于时钟是“迟的”。如果上升数据转换相对于有效时钟沿是超前的，则将采样“1”，即时钟相对于数据是“迟的”或数据相对于时钟是“早的”。检测技术提供在所选择的时钟和数据沿的极性之间的相对偏移的标记。在所转发的时钟上的转换为数据线偏移度量提供参考。用于所转发的时钟的相位参考被定义为在该处存在来自跨子信道内的数据线的集合的转换集的、相等数目的早和迟指示的点。

校准控制单元320配置校准模式采集单元315以使用上升或下降时钟转换来对上升或下降数据转换进行采样。模式每两位重复一次，所以在接收器316处的数据的1：2多路分用将在半速率输出上产生常数值。然而，定时噪声将导致在该处时钟和数据转换对齐的点附近的所采样的常数值中的变化。这类变化可以通过积累多个度量以及过滤多个度量来降低。

对包括一百个10mm信道、每个信道有10字节宽并且以每线4Gb/s操作的示范性的片上互连模拟校准方法。可配置延迟电路可被调节用于5个不同的延迟（中心点周围的0、+/-1和+/-2调节步），每个调节步等于接近10ps。对于每条线，独立地将随机偏移应用到正和负信号转换极，并且之后采用校准过程来测量线的定时并且对可配置延迟电路进行编程。图3B和3C显示了模拟的结果。

图3B是根据本公开一个实施例的、示出了在针对片上互连的单个信道的校准过程之前、期间和之后的时钟对数据延迟偏移的图。顶部的定时分布图350是显示了在任何校准之前的、存在大约10ps的平均偏移以及延迟偏移的范围为大约55ps的直方图。在校准数据线之前，校准传送时钟351的线。在时钟校准之后，中间的定时分布图352显示了延迟偏移的系统性分量被移除，但是延迟偏移的范围仍然保持大约50ps。一旦时钟线被校准以产生经调节的时钟353，就校准数据线以完成校准过程。在时钟和数据线二者都被校准之后，分布显著收紧，如底部的定时分布图354所示。在校准之后，大部分延迟偏移被限制于+/-一个调节步长356的范围。定时分布图354中所示的分布中的两个峰与基于经调节的时钟353的、所转发的时钟的上升和下降沿的放置中的残余误差相对应。

图3C是根据本公开一个实施例的、示出了在针对片上互连的100个信道的校准之前、期间和之后的时钟对数据延迟偏移的图。顶部的定时分布图360是在对传送时钟361的线的任何校准之前的延迟偏移的直方图。中间的定时分布图362显示了在时钟校准之后的延迟偏移。底部的定时分布图364显示了在时钟和数据线二者都被校准之后的延迟偏移。

利用较大的样本集，图3C所示的延迟的分布被更完整地填充。中心分布的边界附近的尾部中的厚度归因于所转发的时钟中的残余调节误差。理想化的时钟调节产生定时分布图362和定时分布364的高可能性区域的尖锐边界。

用于示例的定时裕度预算是0.36UI，或90ps，其必须由校准之后的残余定时偏移所满足。在校准之后，大部分延迟偏移被限制于+/-一个调节步大小366的范围。如图3C所示，对于所模拟的100个信道的片上互连，偏移延迟的范围从大约100ps压缩到40ps，其满足定时裕度预算。

更详细的分析显示对于可配置延迟电路100中的固定数目的调节步，存在最佳的调节步长用于最大化链路良率，其转而最大化芯片良率。在以上的示例中，利用四调节步可配置延迟电路100进行的校准可以针对100个信道的片上互连将故障率从单位一（100%故障）降低到小于1e-5（0.001%故障）。六调节步可配置延迟电路可以达到小于1e-7的故障率（0.00001%故障）。

在一个实施例中，指定预定的可接受延迟变化，每条数据线的延迟需要位于其内以达到特定目标芯片良率。目标芯片良率典型地基于用于片上互连的最大BER（误码率）。调节步长可以设置为等于预定的可接受延迟变化并且可配置延迟电路100可以配置为将每条线的延迟调节整数个调节步长以增大或减小线的延迟。

图3D是根据本公开一个实施例的、示出了在针对片上互连的线的校准之前、期间和之后的预定的可接受延迟变化和时钟对数据延迟偏移的图。顶部的图是在任何校准之前的延迟偏移的定时分布图370。注意采样时钟沿372并非大致处在延迟偏移的分布的中心。如所示的，相对于采样时钟沿372为正的线延迟的数目大于相对于采样时钟沿372为负的线延迟的数目。

中间的图是在时钟校准之后延迟偏移的定时分布图390，采样时钟沿372此时被校准，例如经校准的时钟374并且大致处于延迟偏移的分布的中心。换言之，具有相对于采样时钟沿为正的延迟的数据线的数目接近等于具有相对于采样时钟沿为负的延迟的数据线的数目。重要的是，对于定时分布图370和定时分布图390二者，采样时钟沿与数据信号是同相的，使得数据线上升和下降沿延迟相对于经校准的时钟沿374被测量。

范围375显示为以经校准的时钟沿374为中心。在一个实施例中，范围375等于预定的可接受延迟变化。具有位于范围375之外的延迟的线被认为是局外部分（outlier）并且局外部分的线中的每一个的延迟在数据线校准过程期间被单独地调节以将局外部分定位在范围375的范围内。例如，与范围382内的局外部分的数据线串联的可配置延迟电路100经调节以将各数据线的延迟减小一个调节步长。当调节步长等于预定的可接受延迟变化（范围375）时，范围382内的所有局外部分被移位到位于预定的可接受延迟变化375的范围内。类似地，与范围383内的局外部分的数据线串联的可配置延迟电路100经调节以将各数据线的延迟增大一个调节步长。当调节步长等于范围375时，范围383内的所有局外部分被移位到位于范围375的范围内。

因此，与配置为将数据线的延迟移位所需的最小量以位于范围375内的较小调节步长相比较，调节步长可以是粗略的。用于调节的粗略精度是有利的，因为具有精密精度调节步长的可配置延迟电路100典型地消耗更多功率。

当可配置延迟电路100可以被调节为插入两个调节步长的延迟时，范围384内的局外部分的数据线可以被调节为将各数据线的延迟减小两个调节步长。类似地，范围385内的局外部分的数据线可以被调节为将各数据线的延迟增大两个调节步长。底部的图395显示在时钟和数据线二者都被校准之后的线延迟以及被调节一个调节步长的数据线位于预定的可接受延迟变化（范围375）内。

图4A是根据本公开一个实施例的、图3A所示的时钟生成单元325的框图。时钟生成单元325包括时钟倍频器405、内插单元410和I/Q时钟分频器412。通信信道的每个端点具有包括在时钟倍频器405内的锁相环（PLL）以为核心逻辑单元和片上互连之间的接口生成高速时钟。PLL典型地用来对诸如refclk401的本地核心时钟进行倍增以为片上互连生成高速时钟。

除PLL之外，时钟生成单元325还包含360度相位旋转器。在一个实施例中，1GHz参考时钟以4倍增并且由时钟倍频器单元405生成六相4GHz的时钟集。时钟集中的时钟用作用于一对内插单元410的参考相位。内插单元410每一者均是360度相位旋转器。每个内插单元410的输出驱动各自的时钟分频器412，时钟分频器412生成双倍数据速率（DDR）同相（I）和正交（Q）时钟--即2GHz时钟对，其中一个时钟相对于另一个延迟了125ps（0.5UI）。I/Q时钟输出中的一个驱动本地传送电路，例如发射器312，而另一个时钟输出用来驱动所转发的时钟，例如用于信道的每个子信道的ClkI_clk和ClkQ_clk。

将用于发射器312的时钟路径例如ClkI_data和ClkQ_data与所转发的时钟例如ClkI_clk和ClkQ_clk分开，这允许所转发的时钟的相位相对于数据被调节，以优化对齐和/或测量用于每条数据线的定时裕度。注意正交（ClkQ_clk）的所转发的时钟用来在线的接收端处对I子信道数据进行采样并且（经反相的）同相（ClkI_clk）的所转发的时钟用来对Q子信道数据进行采样。对于每个子信道，采样布置名义上将时钟沿放置在数据眼（eye）的中间。当时钟信号沿被放置在数据眼的中间时，时钟信号的边沿大致处于在数据线上所传送的信号的转换之间的中心。在高数据速率下，时钟生成技术不导致过大的时钟插入延迟代价。另外，如果存在过多的定时裕度，所转发的时钟相位可以相对于数据而超前。

图4B是根据本公开一个实施例的、图4A的内插单元410的框图。内插单元410用作可调节在N个步中的360度环绕相位内插器，其中N可以等于48。相位控制单元415由校准控制单元320配置为调节由时钟生成单元325所生成的时钟的相位。3：1多路复用器416和418配置为选择被内插的两个相邻时钟相位。线性内插器420由来自相位控制逻辑415的若干数字控制线所控制，使得PhClk的相位可以在所选择的参考相位之一和另一个参考相位之间的步中变化，所选择的参考相位例如倍增时钟A、倍增时钟B和倍增时钟C，另一个参考相位例如倍增时钟A、倍增时钟B和倍增时钟C。

图4C是根据本公开一个实施例的、图3A的校准模式生成单元310的框图。校准模式生成单元310包括用于测试和校准模式生成的线性反馈移位寄存器（LFSR）。LFSR跨越线而条带化（strip），重新使用与2：1数据序列化器（用于测试功能）相关联的寄存器来降低功率和电路面积。在图4C所示的实施例中，传送线被分组为两字节LFSR，具有反馈抽头，其使能独立的2¹⁵-1伪随机二进制序列（PRBS）数据流的2：1序列化和32位静态模式的简单循环。移入和移出路径可以被选入序列化器寄存器路径中以使能LFSR。如本文所进一步描述的，模式生成能力对于内建自测试（BIST）是有用的，并且是定时校准方法所需要的。

图4D是根据本公开一个实施例的、图3A的校准模式采集单元315的框图。校准模式采集单元315还包括与校准模式生成单元310互补的LFSR集。校准模式采集单元315允许静态模式和PRBS的逐线检查。为LFSR提供专用寄存器防止传入的误差使围绕环形进行位移的参考模式恶化，并且提供第二门控时钟路径用于采集反序列化器输出上的半速率数据。误差输出被发送到专用误差检查逻辑，并且所采集的值被提供到校准控制单元320。

图5A是根据本公开一个实施例的、示出了用于对片上互连进行校准的技术的流程图。尽管结合图3A的定时校准系统300、图4A的时钟生成单元325、图4C的校准模式生成单元310和图4D的校准模式采集单元315描述了方法步骤，但是本领域普通技术人员将理解配置为以任何顺序实施方法步骤的任何系统均在本公开的范围内。

在步骤500，定时校准系统300生成多个度量以表征片上互连的线延迟。校准模式生成单元310配置为应用第一信号转换模式到片上互连的线以生成多个第一度量。校准模式生成单元310之后配置为应用第二信号转换模式到片上互连的线以生成多个第二度量。

在步骤505，通过针对子信道使时钟信号相对于所测量的线延迟的分布处于中心来校准用于每个子信道的时钟信号。结合图5B来描述步骤505的详细流程图。为片上互连的线指定预定的可接受延迟变化。预定的可接受延迟变化与目标芯片良率相对应并且当线中的一个或多个超出预定的可接受延迟变化的范围时，可能无法满足目标芯片良率。一旦时钟信号相对于所测量的线延迟的分布处于中心时，时钟信号也相对于预定的可接受延迟变化的范围处于中心。

在步骤510，相对于处于中心的时钟对数据线延迟进行校准，使得具有超出预定的可接受延迟变化的范围的延迟的数据线被调节。基于多个第一度量和多个第二度量，校准控制单元320对可配置延迟电路100的一个或多个进行编程以根据需要调节线的延迟，以落入预定的可接受延迟变化的范围。最后，在步骤515，调节所转发的时钟的相位，使得对于每个子信道时钟沿处于数据转换之间的中心。结合图5B描述步骤510的详细流程图。

图5B是根据本公开一个实施例的、示出了用于校准片上时钟互连的图5A的步骤505的技术的流程图。尽管结合图3A的定时校准系统300、图4A的时钟生成电路325、图4C的校准模式生成单元310和图4D的校准模式采集单元315描述了方法步骤，但是本领域普通技术人员将理解以任何顺序实施方法步骤的任何系统均在本公开的范围内。

在步骤520，时钟线校准过程通过将时钟沿识别为上升或下降而开始。在步骤522，时钟校准控制单元320指定下降时钟沿用于校准。在步骤521，时钟校准控制单元320指定上升时钟沿用于校准。在步骤525，由校准模式生成单元310将上升数据转换信号应用到片上互连的数据线。在步骤528，校准模式采集单元315对“时钟迟”样本进行计数，即在对时钟沿进行采样之前发生并且采样为数据高的上升数据转换。

在步骤530，由校准模式生成单元310将下降数据转换信号应用到片上互连的数据线。在步骤532，校准模式采集单元315对“时钟迟”样本进行计数。在步骤535，校准控制单元320从校准模式采集单元315接收“时钟迟”样本的计数并且通过合计在步骤528和532处所生成的计数来计算“时钟迟”样本的总计数（总和（sum））。在步骤537，校准控制单元320确定总和是否大于数据线的数目N_wires。如果在步骤537校准控制单元320确定总和大于数据线的数目，那么在步骤538时钟是迟的并且由校准控制单元320将与正被校准的时钟线串联的可配置延迟电路100配置为降低延迟。如果在步骤537，校准控制单元320确定总和不大于数据线的数目，那么在步骤540时钟是早的并且由校准控制单元320将与正被校准的时钟线串联的可配置延迟电路100配置为诱发延迟。

在步骤542，校准控制单元320确定时钟的两个沿是否都已经被调节使得校准完成，并且如果否的话，则在步骤544，校准控制单元320将时钟切换单元305配置为校准相反的时钟沿并返回步骤520。

否则，在步骤545，校准控制单元320将时钟生成单元325配置为回复到原始时钟切换位置。换言之，在校准期间，时钟信号与数据信号同相，使得数据信号可以相对于时钟信号被测量。当到达步骤545时，使时钟信号沿在延迟变化的分布内处于中心。对于正常操作，时钟信号应该与数据信号异相，使得时钟沿在数据信号转换的眼中处于中心以最好地对数据信号进行采样。因此，在步骤545，时钟生成单元325配置为将时钟信号调节为相对于数据信号转换异相90度。

图6是根据本公开一个实施例的、示出了用于校准片上互连的数据线以实施图5A的步骤510的技术的流程图。尽管结合图3A的定时校准系统300、图4A的时钟生成单元325、图4C的校准模式生成单元310和图4D的校准模式采集单元315描述了方法步骤，但是本领域普通技术人员将理解以任何顺序实施方法步骤的任何系统均在本公开的范围内。

在步骤605，校准控制单元320将时钟生成单元325配置为将所转发的时钟信号的边沿与数据沿对齐。在步骤610，数据线校准过程通过将数据沿识别为上升或下降而开始。在步骤620，校准控制单元320指定下降时钟沿用于校准。在步骤615，校准控制单元320指定上升时钟沿用于校准。

在步骤625，清除由校准模式采集单元315为数据线所维持的早和迟标志。对于每个数据线，由校准模式采集单元315维持分开的标志。在步骤630，由校准模式生成单元310应用上升或下降数据（无论哪个在步骤615或620被指定）转换信号到片上互连的数据线。在步骤635，校准模式采集单元315记录数据相对于所转发的上升时钟沿是早还是迟。

对于上升数据转换当采集到“0”时，将数据记录为早，以及对于上升数据转换当采集到“1”时，将数据记录为迟。类似地，对于下降数据转换当采集到“1”时，将数据记录为早，以及对于下降数据转换当采集到“0”时，将数据记录为迟。

在步骤640，由校准模式生成单元310应用上升或下降数据（无论哪个在步骤615或620被指定）转换信号到片上互连的数据线。在步骤645，校准模式采集单元315记录数据相对于所转发的下降时钟沿是早还是迟。在步骤650，校准模式生成单元310基于在步骤635和645所记录的数据而设置标志。当为所转发的时钟的上升沿和下降沿这二者所记录的数据都是早时，设置用于数据线的早标志。当为所转发的时钟的上升沿和下降沿这二者所记录的数据都是迟时，设置用于数据线的迟标志。对于每个数据线，可以设置早标志或迟标志二者之一或者可以清除这两个标志，这指示数据线既不早也不迟。

在步骤655，校准控制单元320从校准模式采集单元315接收标志并解析标志。如果在步骤655校准控制单元320确定数据线具有早标志设置，那么在步骤660，由校准控制单元320将与正被校准的数据线串联的可配置延迟电路100配置为增大数据线的延迟。如果在步骤655校准控制单元320确定数据线具有迟标志设置，那么在步骤665，由校准控制单元320将与正被校准的数据线串联的可配置延迟电路100配置为减小数据线的延迟。如果在步骤655校准控制单元320确定数据线不具有这两个标志设置的任何一个，那么在步骤665，由校准控制单元320将与正被校准的数据线串联的可配置延迟电路100配置为既不增大也不减小数据线的延迟。

在步骤670，校准控制单元320确定数据信号是否已经针对两个时钟沿被调节使得校准完成，并且如果否的话，在步骤675，校准控制单元320选择数据信号的相反的时钟沿并返回步骤605。否则，在步骤680，校准控制单元320将时钟生成单元325配置为回复到原始时钟切换位置，即将时钟信号调节为相对于数据信号转换异相90度。

图7是根据本公开一个实施例的、示出了用于实施图5A的步骤515以进行时钟相位调节的技术的流程图。尽管结合图3A的定时校准系统300、图4A的时钟生成单元325、图4C的校准模式生成单元310和图4D的校准模式采集单元315描述了方法步骤，但是本领域普通技术人员将理解以任何顺序实施方法步骤的任何系统均在本公开的范围内。

利用相位旋转器控制所转发的时钟和数据的相对相位的能力可以用来校正系统性时钟偏差。在时钟和数据线校准过程期间，用于每线的可配置延迟电路100设计为补偿由于CMOS制造工艺中的变化而产生的线延迟变化。然而，存在时钟和数据信号之间的系统偏差的其他潜在源，诸如在链路的发射器和接收器端处的时钟缓冲器中的不对称，和在接收器触发器中的孔径偏移。可以进行对所转发的时钟相位的调节以补偿这类偏移。

结合图5B所描述的时钟延迟校准过程导致两个调节值（例如控制信号设定）用于可配置延迟电路100：上升和下降转换极中每极一个。相位旋转器调节的目的是使两个调节值上升到可配置延迟电路100的范围的中心。例如，如果两个调节值都限定为最小或最大延迟，则在所转发的时钟和数据信号之间的偏差必须大于时钟延迟元件的极限（throw），其中极限是可配置延迟电路100可以产生的最大延迟。随着利用相位旋转器移除该时钟对数据偏差，两个调节值将向延迟调节范围的中心移动，即不增大也不减小延迟。用于使调节码处于中心的标准是将两个延迟调节值的平均放置为尽可能靠近中心值。

返回图7，在步骤750，针对时钟偏差进行调节的时钟延迟元件校准开始。在步骤755，校准控制单元320确定针对数据线的调节值是否处于中心，并且如果是，则在步骤760时钟相位调节过程完成。否则，在步骤765，校准控制单元320确定是否将调节值设置为最小化数据线的延迟，并且如果是，则在步骤775，将时钟生成单元325配置为在返回步骤750之前增大相位旋转器延迟。否则，在步骤770，时钟生成单元325配置为在返回步骤750之前减小相位旋转器延迟。

在其中相位旋转器可以用来优化时钟对齐的另一种感兴趣的情况是在低数据速率下。如果通过降低到时钟生成单元325的refclk输入的频率而将通信信道的数据速率从最大速率减小或者倍增系数被降低，则I和Q时钟之间的90度相位位移被保留，并且定时裕度（和时钟插入延迟）随之增大。然而，在一些实施例中，可编程时钟分频器可以被放置在每个I/Q分频器的下游。可编程时钟分频器扩展可用于低于时钟倍增PLL的操作范围的数据速率的范围。从每个过分频器（post-divider）所生成的时钟对将被分开90°/N，其中N是分频器的分频比并且90°参考所分离的时钟速率。可用数据速率的扩展可以是理想的，因为它将时钟插入延迟固定到最大数据速率，而非按不断增加的位周期的比例增大。如果在较低的数据速率下期望较多的定时裕度（以时钟插入延迟为代价），则相位旋转器可以用来延迟时钟直到达到所期望的建立裕度。注意当使用过分频器时，线延迟校准将继续工作。

冗余和连续度量

在一个实施例中，附加的数据线和至少一个附加的时钟线可被包括用于片上互连的一个或多个信道。附加线是冗余的并且可以代替不满足定时约束的线而使用，甚至在对线的延迟进行调节之后被调节。为了进一步提高芯片良率，可以校准所有的可用线，包括冗余线，并且可以选择更好地满足定时约束的线的集以传送片上互连的数据信号。

校准模式生成单元310和校准模式采集单元315可被修改以对于每个子信道的任何其他线，允许冗余线被交换。包括2：1多路复用器使得信号能够通过两个线之一进行传送，这允许子信道使用可用的N+1条线中的最好的N条。因为数据不通过不发挥功能的线或具有最少定时裕度量的线传送，所以良率被提高。

图8A是根据本公开一个实施例的、示出了用于校准具有冗余的片上互连的技术的流程图。尽管结合图3A的定时校准系统300、图4A的时钟生成单元325、图4C的校准模式生成单元310和图4D的校准模式采集单元315描述了方法步骤，但是本领域普通技术人员将理解以任何顺序实施方法步骤的任何系统均在本公开的范围内。

在步骤805，使用结合图5B所描述的技术来校准用于子信道的所转发的时钟信号，即相对于所转发的时钟信号的每个边沿来测量数据线的延迟。在步骤810，选择最满足定时约束的线的集并且可配置延迟电路100与所转发的时钟信号串联，大致在所选择的线的线延迟的分布内处于中心。注意所选择的线还可以包括一个或多个冗余数据线。

在步骤812，使用结合图6所描述的技术来相对于时钟信号（ClkI_data或ClkQ_data）校准数据线延迟。最后，在步骤815，使用结合图7所描述的技术来调节所转发的时钟信号（ClkI_clk或ClkQ_clk）的相位。

对冗余线的另一使用是在信道正在操作的同时实施定时裕度表征。当实际应用正在芯片上执行时，冗余线可以被加在噪声环境中。附加的时钟切换单元305可以被包括并结合现有的校准模式生成单元310、校准模式采集单元315和校准控制单元320使用，同时片上互连使能来在正常操作期间传送信号，以表征冗余线。定时校准系统200配置为在对在校准模式采集单元315处所接收的校准模式中的误差进行检查的同时，针对冗余线扫除（sweep）所转发的时钟和数据的相位，可以在正常操作期间针对每条冗余线测量定时裕度。当相位旋转器具有高分辨率时，可以由校准模式采集单元315生成误码率相对相位偏移的“浴缸”曲线，这对特定误码率允许定时裕度的测量和外插。

图8B是根据本公开一个实施例的、示出了用于使用代表性冗余线在正常操作期间动态地测量片上互连特性的技术的流程图。尽管结合图3A的定时校准系统300、图4A的时钟生成单元325、图4C的校准模式生成单元310和图4D的校准模式采集单元315描述了方法步骤，但是本领域普通技术人员将理解以任何顺序实施方法步骤的任何系统均在本公开的范围内。

在步骤820，使用结合图5B所描述的技术来校准用于子信道的所转发的时钟信号，即相对于所转发的时钟信号的每个边沿测量数据线的延迟并且可配置延迟电路100与所转发的时钟信号串联，大致在线延迟的分布内处于中心。在步骤825，使用结合图6所描述的技术相对于时钟信号（ClkI_data或ClkQ_data）校准数据线延迟。在步骤830，使用结合图7所描述的技术调节所转发的时钟信号（ClkI_clk或ClkQ_clk）的相位。

在步骤820，对于片上互连的信道，数据信号在数据线上传送并且所转发的时钟信号在时钟线上传送。在步骤825，测量代表性冗余线的定时特性。冗余线被认为是代表性的，因为它们以相似的方式路由到信道的线。通过实施结合图6所描述的步骤来测量代表性冗余线的定时特性。可以为每个代表性冗余线确定早和迟标志并且可配置延迟电路100还可以被调节为实施表征。

系统概述

图9是示出了配置为实现本发明的一个或多个方面的计算机系统900的框图。计算机系统900包括经由可以包括存储器桥905的互连路径通信的中央处理单元（CPU）902和系统存储器904。存储器桥905可以是例如北桥芯片，经由总线或其他通信路径906（例如超传输（HyperTransport）链路）连接到I/O（输入/输出）桥907。图3B所示的设备中的一个或多个可以包括可配置延迟电路100以延迟片上互连的时钟和/或数据信号。

I/O桥907，其可以是例如南桥芯片，从一个或多个用户输入设备908（例如键盘、鼠标）接收用户输入并且经由通信路径906和存储器桥905将该输入转发到CPU902。并行处理子系统912经由总线或第二通信路径913（例如外围部件互连（PCI）Express、加速图形端口或超传输链路）耦连到存储器桥905；在一个实施例中，并行处理子系统912是将像素传递到显示设备910（例如常规的基于阴极射线管或液晶显示器的监视器）的图形子系统。系统盘914也连接到I/O桥907。交换器916提供I/O桥907与诸如网络适配器918以及各种插卡920和921的其他部件之间的连接。其他部件（未明确示出），包括通用串行总线（USB）或其他端口连接、压缩光盘（CD）驱动器、数字视频光盘（DVD）驱动器、胶片录制设备等等，也可以连接到I/O桥907。图3B所示的各种通信路径包括具体命名的通信路径906和913，可以使用任何适合的协议实现，诸如PCI-Express、AGP（加速图形端口）、超传输或者任何其他总线或点到点通信协议，并且如本领域已知的，不同设备间的连接可使用不同协议。

在一个实施例中，并行处理子系统912包含经优化用于图形和视频处理的电路，包括例如视频输出电路，并且构成图形处理单元（GPU）。在另一个实施例中，并行处理子系统912包含经优化用于通用处理的电路，同时保留底层（underlying）的计算体系结构，本文详细地进行了描述。在又一个实施例中，可以将并行处理子系统912与一个或多个其他系统元件集成在单个子系统中，诸如结合存储器桥905、CPU902以及I/O桥907，以形成片上系统（SoC）。

应该理解，本文所示系统是示例性的，并且变化和修改都是可能的。连接拓扑，包括桥的数目和布置、CPU902的数目以及并行处理子系统912的数目，可根据需要修改。例如，在一些实施例中，系统存储器904直接连接到CPU902而不是通过桥，并且其他设备经由存储器桥905和CPU902与系统存储器904通信。在其他替代性拓扑中，并行处理子系统912连接到I/O桥907或直接连接到CPU902，而不是连接到存储器桥905。而在其他实施例中，I/O桥907和存储器桥905可能被集成到单个芯片上而不是作为一个或多个分立设备存在。大型实施例可以包括两个或两个以上的CPU902以及两个或两个以上的并行处理系统912。本文所示的特定部件是可选的；例如，任何数目的插卡或外围设备都可能得到支持。在一些实施例中，交换器916被去掉，网络适配器918和插卡920、921直接连接到I/O桥907。

总之，用于满足片上源同步的基于CMOS中继器的互连的定时要求的技术降低在包括片上互连的不同线之间的定时失配。校准逻辑配置为应用转换模式以测量产生自晶体管和线金属化差异的单独片上数据线的延迟。基于度量，选择最满足片上互连的定时要求的线。单独调节所选择的片上数据线的延迟以进一步降低定时失配。当在片上互连的不同数据线之间的延迟变化被降低时，片上互连可以以其可靠地进行操作的速度被增大并且芯片良率被提高。

有利地，所公开的将冗余线并入片上互连的技术降低线延迟失配，其转而帮助提高总体芯片良率。作为片上互连中的线的代表的、用来传送数据的附加冗余线可以包括在片上互连中。可以由校准逻辑动态地测量与附加冗余线相关联的延迟，与此同时片上互连在使用中以表征片上互连。

本发明的一个实施例可以实现为与计算机系统一起使用的程序产品。该程序产品的程序定义实施例的各功能（包括本文中描述的方法）并且可以被包含在多种计算机可读存储介质上。示例性的计算机可读存储介质包括但不限于：（i）不可写的存储介质（例如，计算机内的只读存储器设备，诸如可由CD-ROM驱动器读取的CD-ROM盘、闪存、ROM芯片或任何类型的固态非易失性半导体存储器），在其上永久性存储信息；和（ii）可写的存储介质（例如，磁盘驱动器或硬盘驱动器内的软盘或者任何类型的固态随机存取半导体存储器），在其上存储可更改的信息。

以上已参照具体实施例对本发明进行了描述。然而，本领域技术人员将理解的是，可对此做出各种修改和变化而不脱离如随附权利要求书中所阐释的本发明的较宽精神和范围。因此，前面的描述以及附图应被视为是示例性而非限制性的意义。

因此，本发明的实施例的范围在所附的权利要求中进行阐述。

Claims (22)

1.一种用于校准片上互连的方法，包括：

应用第一信号转换模式到所述片上互连的第一线以生成多个第一度量；以及

基于所述多个第一度量将延迟电路配置为调节所述第一线的延迟以落入大致以时钟信号的边沿为中心的预定延迟变化的范围内。

2.如权利要求1所述的方法，进一步包括应用第二信号转换模式到所述片上互连的所述第一线以生成多个第二度量，其中所述延迟电路基于所述多个第二度量进一步配置为调节所述第一线的所述延迟以落入所述预定延迟变化的所述范围内。

3.如权利要求1所述的方法，进一步包括：

确定与所述片上互连的所述第一线和其他线相关联的延迟分布；以及

定位所述时钟信号的所述边沿以使所述时钟信号的所述边沿大致处于所述延迟分布内的中心。

4.如权利要求1所述的方法，其中所述多个第一度量指示与所述第一线相关联的延迟相对于所述时钟信号的所述边沿是负的，并且其中所述延迟电路配置为增大与所述第一线相关联的所述延迟。

5.如权利要求1所述的方法，其中所述多个第一度量指示与所述第一线相关联的延迟相对于所述时钟信号的所述边沿是正的，并且其中所述延迟电路配置为减小与所述第一线相关联的所述延迟。

6.如权利要求1所述的方法，其中所述延迟电路配置为将与所述第一线相关联的延迟增大或减小等于所述预定延迟变化的所述范围的量。

7.如权利要求1所述的方法，其中所述延迟电路配置为将与所述第一线相关联的延迟增大或减小等于所述预定延迟变化的所述范围的整数倍的量。

8.如权利要求1所述的方法，其中所述预定延迟变化的所述范围与包括所述片上互连的芯片的目标良率相关联。

9.如权利要求1所述的方法，进一步包括，在配置之后，调节所述时钟信号以使所述时钟信号的所述边沿大致处于在所述第一线上所传送的信号的转换之间的中心。

10.如权利要求1所述的方法，进一步包括在所述片上互连的所述第一线上传送数据，并且在所述片上互连的第二线上传送所述时钟信号。

11.如权利要求1所述的方法，其中所述延迟电路配置为将在所述第一线上所传送的数据信号的上升沿延迟第一量并且将所述数据信号的下降沿延迟第二量。

12.如权利要求1所述的方法，进一步包括配置第二延迟电路以将所述时钟信号的上升沿延迟第一量并且将所述时钟信号的下降沿延迟第二量。

13.一种片上互连校准系统，包括：

校准模式生成单元，其配置为生成第一信号转换模式；

校准模式采集单元，其配置为生成多个第一度量；

延迟电路，其耦连到所述片上互连的第一线；以及

校准控制单元，其耦连到所述校准模式生成单元和校准模式采集单元并且配置为：

应用所述第一信号转换模式到所述片上互连的所述第一线以生成所述多个第一度量；以及

基于所述多个第一度量将所述延迟电路配置为调节所述第一线的延迟以落入大致以时钟信号的边沿为中心的预定延迟变化的范围内。

14.如权利要求13所述的片上互连校准系统，其中所述校准模式生成单元进一步配置为生成第二信号转换模式，所述校准模式采集单元进一步配置为生成多个第二度量，所述校准控制单元进一步配置为应用所述第二信号转换模式到所述片上互连的所述第一线以生成所述多个第二度量，并且基于所述多个第二度量将所述延迟电路配置为调节所述第一线的所述延迟以落入所述预定延迟变化的所述范围内。

15.如权利要求13所述的片上互连校准系统，进一步包括时钟切换单元，所述时钟切换单元耦连到所述校准控制单元并且配置为生成所述时钟信号。

16.如权利要求13所述的片上互连校准系统，进一步包括第二延迟单元，所述第二延迟单元耦连到传送所述时钟信号的第二线，其中所述校准控制单元将所述第二延迟单元配置为使所述时钟信号的所述边沿大致处于与所述片上互连的所述第一线和其他线相关联的延迟分布内的中心。

17.如权利要求13所述的片上互连校准系统，其中所述多个第一度量指示所述第一线的延迟相对于所述时钟信号的所述边沿是负的并且所述延迟电路由所述校准控制单元配置为增大与所述第一线相关联的所述延迟。

18.如权利要求13所述的片上互连校准系统，其中所述多个第一度量指示所述第一线的延迟相对于所述时钟信号的所述边沿是正的并且所述延迟电路由所述校准控制单元配置为减小与所述第一线相关联的所述延迟。

19.如权利要求13所述的片上互连校准系统，其中所述延迟电路由所述校准控制单元配置为将与所述第一线相关联的延迟增大或减小等于所述预定延迟变化的所述范围的量。

20.如权利要求13所述的片上互连校准系统，其中所述预定延迟变化的所述范围与包括所述片上互连的芯片的目标良率相关联。

21.如权利要求13所述的片上互连校准系统，其中所述第二延迟单元由所述校准控制单元进一步配置为调节所述时钟信号以使所述时钟信号的所述边沿大致处于在所述第一线上所传送的数据信号的转换之间的中心。

22.一种计算系统，包括：

片上互连校准系统，包括：

校准模式生成单元，其配置为生成第一信号转换模式；

校准模式采集单元，其配置为生成多个第一度量；

延迟电路，其耦连到所述片上互连的第一线；以及

校准控制单元，其耦连到所述校准模式生成单元和所述校准模式采集单元并且配置为：

应用所述第一信号转换模式到所述片上互连的所述第一线以生成所述多个第一度量；以及

基于所述多个第一度量将所述延迟电路配置为调节所述第一线的延迟以落入大致以时钟信号的边沿为中心的预定延迟变化的范围内。

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