CN103681827A - 具有嵌入式发射极短路触点的快速切换igbt及其制作方法 - Google Patents

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Abstract

本发明涉及具有嵌入式发射极短路触点的快速切换IGBT及其制作方法。呈现了具有带一体发射极短路的高压IGBT的集成电路，以及制造工艺，该制造工艺采用晶片接合或者生长外延硅，用于受控的漂移区厚度和较快的切换速度。

Description

具有嵌入式发射极短路触点的快速切换IGBT及其制作方法
技术领域
本公开涉及集成电路领域，更具体地涉及具有嵌入式发射极短路触点的快速切换绝缘栅双极晶体管（IGBT）器件。
背景技术
IGBT包括双极晶体管和MOSFET。双极发射极位于器件的底部（尽管在多种描述中，底部端子有时称为“集电极”，其中IGBT高电压端子（IGBT集电极）连接至充当集成双极晶体管的发射极的区域），并操作以将少数载流子注入到双极基极中，从而用空穴和电子的等离子体填充这块区域，以有助于高电流密度。IGBT中的双极导电在每单位面积的电流方面提供了优势，但在切换速度方面导致了劣势。在电流停止流动之后，空穴-电子等离子体中过量的载流子不会即刻消失，器件无法返回到关闭状态且支持低泄露的高电压，直到过量的载流子消失。因此，如果器件是针对快速切换而设计的，则有必要建立一种机制，以快速移除过量载流子。
在具有与一种导电类型的基极区相邻的相反的导电类型的发射极区的双极器件中，电流同时由空穴和电子承载。在导电期间，发射极将其多数载流子作为少数载流子注入到基极区中。这些少数载流子进入到基极中允许等量的基极多数载流子进入，并且因此基极区中的总载流子浓度可以迅速超过基极掺杂浓度。结果是对基极区进行电导率调制，其中与背景值相比，基极电导率变得非常大，电阻率变得非常小。这种电导率调制的双极导电有利地允许器件承载比类似的单级器件高得多的电流密度。在IGBT中，发射极操作以将载流子发射到双极基极处的电压支持区域中，并且可以使用将发射极连接至基极的发射极短路触点用于移除过量的载流子从而快速关闭器件，以此构造快速切换IGBT。一般而言，可以在发射极和基极之间提供电阻器或低阻抗触点，与发射极-基极结平行。这种发射极-基极分流电阻器可以在外部连接，或者在结构的内部构造。
过量的载流子可以因此从基极区快速移除从而中断电流流动，以便进行快速切换应用。实现上述效果的一种方式是生成复合中心，以提供空穴和电子能够复合的中间带能量水平。复合中心可以通过用重金属（例如金或铂金）掺杂晶体而提供，或者通过用高能中子、质子、电子或伽马射线轰击晶体从而产生局部损伤部位而提供。短路发射极具有超过复合中心的若干优势。复合中心在高载流子密度下移除载流子的效率比在低密度下移除载流子的效率高，而发射极短路在低载流子密度下更有效，低载流子密度是切换期间的状况。随着载流子密度增加，更多的载流子与复合中心相遇并复合，但是这限制了电导率调制的水平，并因此增加了导通电压。发射极短路在低载流子密度下具有更好的作用。当电流足够低，使得发射极短路电阻器上的电压降小于结的内建偏移电压0.6-0.8V时，几乎所有的多数载流子流过短路触点或电阻器，而不是穿过结并且注入少数载流子。仅使用复合中心，多数载流子继续穿过结并且注入少数载流子，即使下降到非常低的电流水平，由此减慢了器件的关闭。使用发射极短路，在短路电阻器两端的电压降一下降到低于0.6-0.8V时，少数载流子注入就会停止。因此发射极短路减小了低电流增益，而对高电流增益仅有很小的影响。
高压IGBT器件用于切换高压电力，并且一些应用对于开启和关闭均要求快速切换时间。对于给定的切换速度，用发射极短路制作的IGBT在低电流水平和高电流水平下均可以具有比仅用复合中心制作的IGBT低的导通电压。然而，具有高切换速度的高压器件需要控制漂移区厚度，而常规技术针对具有实现高速切换所需的相当薄的漂移区的器件无法提供背面处理以生成发射极短路。
发明内容
为遵守37CFR§1.73，现在总结本公开的各方面，通过简要地指出本公开的本质和主旨，有助于对本公开的基本理解，其中该总结不是本公开的广泛描述，并且无意确定本公开的某些元素，亦不是描述其范围。相反，该总结的主要目的是在下文示出更详细的描述之前，以简化的形式说明本公开的一些概念，并且该总结的提交应理解为不会用于解释或限制权利要求的范围或意义。
提供了集成电路（IC）和制造工艺，其用于制造IGBT，该IGBT具有发射极短路触点结构，用于较快的切换速度，并且具有使用接合晶片和/或外延生长硅控制的漂移区厚度。提供的IC具有IGBT发射极和一个或更多关联的短路触点，这些短路触点靠近两个接合晶片的接合界面形成，或在外延生长硅漂移区下方形成。在一些实施例中，通过在MOS结构形成之后进行选择性材料移除处理，和/或通过控制外延生长工艺来控制漂移区厚度。因此在一些实施例中，提供的IGBT具有相对薄的漂移区，约为100μm或者更小，以便通过提供一个或更多发射极短路触点实现高切换速度操作。所公开的实施例有利地以一种方式结合这两个优势，这种方式对于先前使用常规制造技术是不可能的。
附图说明
以下描述和附图详细地阐述本公开的一些示意性实施方式，其表示可实现本公开的各种原理的几个示范性方法。然而，所示出的实例不是本公开的可能实施例的穷尽。当结合附图考虑时，以下详细描述对本公开的其他目的、优势和新颖的特征进行阐述，其中：
图1是根据本公开的一个或更多原理示出具有绝缘栅双极晶体管（IGBT）的接合晶片集成电路的局部剖面侧视图，其中所述IGBT具有在上部晶片的底部形成的发射极短路触点。
图2是示出制作图1的集成电路的示范性工艺的流程图；
图3-9是示出图1的集成电路的局部剖面侧视图，描绘为连续的制造阶段；
图10和11是根据本公开的原理示出具有IGBT的接合晶片集成电路的进一步实施例的局部剖面侧视图，其中所述IGBT具有在下部载体晶片的顶部形成的发射极短路触点；
图12是示出制作图10和11的集成电路的示范性工艺的流程图；
图13-19是示出图10的集成电路的局部剖面侧视图，描绘为连续的制造阶段；
图20是根据本公开的原理示出具有IGBT的集成电路的另一个实施例的局部剖面侧视图，其中所述IGBT具有在上部晶片的底部形成的发射极短路触点；
图21是示出制作图20的集成电路的示范性工艺的流程图；
图22-27是示出图20的集成电路的局部剖面侧视图，描述为连续的制造阶段；
图28和29是根据本公开的原理示出包括IGBT的进一步的集成电路实施例的局部剖面侧视图，其中所述IGBT具有靠近载体晶片的顶部的发射极短路触点；
图30是示出制作图28和29的集成电路的示范性工艺的流程图；以及
图31-35是示出图28的集成电路的局部剖面侧视图，描绘为连续的制造阶段。
具体实施方式
在下文中将结合附图对一个或更多实施例或者实施方式进行描述，其中贯穿全文，类似的参考数字用于指示类似的或相似的元素。各种特征并不一定按照比例绘制，并且仅提供用于阐明本公开的各个概念。在下文中参照用于解释的示例应用对本发明的几个方面进行描述。应当理解，所阐述的大量具体细节、关系和方法是为了提供对所公开的概念的充分理解。然而，相关领域的技术人员将会容易认识到，这些概念可以在没有一个或更多特定细节的情况下实施，或者用其他方法实施。在其他示例中，未详细示出众所周知的结构或操作以避免模糊化所公开的装置和工艺，其中本公开不受动作或事件的示出次序的限制，因为一些动作可以以不同的顺序发生，和/或与其他动作或事件同时发生。另外，并非需要所有示出的动作或事件来实施根据本公开的方法。
高压IGBT器件用于切换高压电力，并且有些应用对于开启和关闭均要求快速切换时间。从以下几个实施例中可以看到，可以通过以下方式生成高压IGBT：使用晶片接合和材料移除处理和/或通过外延生长，以有助于如下能力，生成发射极短路以及控制针对快速切换和适应给定目标击穿电压等级的漂移区厚度，比如小于100μm（比如，在进一步的实施例中，约40-50μm）。这些集成电路结构和制造工艺显示出超过常规半导体制作技术的显著优势，常规半导体制作技术不允许对非常薄的晶片（比如，50-100μm或者更小）进行背面处理。
发明人认识到，特别是在低电流水平下，所描述的短路发射极IGBT具有较低的导通电压和较快的关闭时间，因为发射极短路提供了在发射极结周围电流可以流过的路径而不需要流过0.6-0.8V偏移电压的结。在高电流水平下，发射极短路的IGBT可以具有较低的导通电压，因为其可以允许比仅具有复合中心的IGBT高的电导率调制水平。在下文中阐述和说明了几个实施例和不同的示范性制作工艺，其中一些包括使用接合晶片处理技术和一些外延生长处理以有助于为了快速切换而对漂移区的尺寸进行控制。
结合图1-9阐述并描述第一实施例，其包括具有短路发射极IGBT器件的集成电路，其中该器件的制作使用晶片接合技术和选择性背磨来为高压操作（比如，>约600V）和高速切换提供薄N-漂移区（比如，40-50μm）。在这个实施例中，在上部N-晶片与载体晶片接合之前，在上部N-晶片中形成P+发射极区112和一个或更多N+短路触点。针对图10-19示出进一步的实施例，其中在晶片接合之前，在载体晶片的上侧中的硅化沟槽中形成P+发射极区212或N+短路触点，并且在形成MOS结构之前减小上部晶片厚度。图20-27描述另一个示例，其中在上部N-晶片中形成P+发射极和N+短路触点，之后接合至下部载体晶片。然后在上部晶片的上侧上/内构造MOS单元结构，之后背磨牺牲载体晶片，以在金属化处理之前暴露P+发射极和N+短路触点。在图28-35中示出进一步的实施例，其中在N+晶片的上侧中形成发射极和短路触点，并且在发射极和短路触点上方生长N-外延硅，其中在背磨以暴露发射极和短路触点之前，在外延层的顶部中形成MOS结构，接着进行金属化处理。
这些技术的其他实施方式可以用于提供其他相对薄的漂移区IGBT结构，比如，小于100μm，用于任何期望的切换速度和击穿电压。另外，上部晶片、下部载体晶片、外延生长硅、发射极结构、短路触点结构和/或包括源区和主体区的MOS结构可以具有多种不同导电类型的组合，其中互补导电类型的组合也被认为是落入本公开的范围之内。在这点上，集成电路被考虑为包括具有所示出的PNP双极器件的IGBT，也包括具有NPN双极晶体管的实施方式，其中在P型半导体主体（例如上部晶片和/或外延硅）中形成基极，并且本公开不限制于示出的使用N-上部晶片和/或N型外延硅的示例。
现在参考图1-9，图1中示出具有绝缘栅双极晶体管（IGBT）的集成电路（IC）100，包括垂直PNP双极晶体管140以及在IC100的上侧或顶侧的区域中的一个或更多横向N沟道MOSFET单元，其控制双极晶体管140的基极“b”从而形成IGBT。每个MOSFET单元提供N+源区或区域126和P主体区或区域124，P主体区设置在源区126和漂移区或电压支持区111之间，电压支持区在N-半导体主体110（比如，在一些实施例中是N-硅）的厚度142小于约100μm。在一些实施例中，漂移区厚度142约为50μm或更小，比如，在特定的实施例中约为40-50μm，以便提高切换速度。另外，漂移区厚度142可以根据得到的IGBT的期望击穿电压等级设置，比如，约10-20V每微米厚度是硅的通常设计指导。
IGBT可以具有任何数量的对称布置的并行P型主体区124，其扩散到N-半导体主体110的上部区域中。每个P扩散区124具有N+源区126，以在各P扩散区124内形成环状或条形沟道区，其中沟道区被栅氧化物134覆盖，该栅氧化物进而被导电多晶硅和/或金属栅触点130覆盖。中间层氧化物或介电质（ILD）132覆盖栅极130的顶部和侧面。导电阴极电极136连接至P+主体区扩散区124内的P+区域128并连接至N+源区126。沿着集成电路100的底侧100B的IGBT阳极连接建立了发射极结构，包括通过硅化物层116和可选的多晶硅化物层118耦合至N+载体晶片结构的多个P+发射极区112，其中发射极区112在操作中发射空穴。
图1中的IGBT也包括形成为N+区114的短路触点，用作N-主体110（垂直双极基极b）和关联的P+发射极区112之间的发射极短路触点。可以提供任何数量的一个或更多短路触点114，并且多个触点114优选与对应的发射极区112交错，如图所示，尽管这不是本公开的概念的所有可能实施方式的严格要求。集电极双极（阴极）连接由在图1的集成电路100的顶侧100T处示出的导电金属化层136生成，且发射极（阳极）在底部100B，其操作以向IGBT中的N-区（双极基极）发射空穴。另外，在图1的实施例中，在一些实施例中在P+发射极区124和N+发射极短路触点126下方提供硅化物层116，并且可以在硅化物层116和N+载体晶片120之间布置较薄的多晶硅层118，在制造期间，N+载体晶片120沿界面接合到多晶硅118。在一些实施例中，可以省略硅化物层116和/或多晶硅层118。在载体晶片120的底部形成导电阳极接触层138。沿着顶侧100T通过进一步金属化结构（未示出）提供栅极结构130的外部触点，由此集成电路100提供到得到的IGBT的栅极、集电极（阴极）和发射极（阳极）端子的连接性。
集成电路100的IGBT结构有利地提供了在P+区128的底部和P+发射极区112的顶部之间延伸的电压支持区，在一些实施例中，该电压支持区具有小于约100μm的垂直尺寸142，在一些实施例中约50μm，在进一步的实施例中约为40-50μm。这个受控的小于约100μm的尺寸142提供了更快的切换速度并设置IGBT的击穿电压等级，比如，在一些示例中，对于约20-30μm的厚度提供大于约300V的击穿电压，对于约40-50μm的厚度提供约600V或更高的击穿电压，对于约100μm或更大的厚度提供1000V或更高的击穿电压。
在操作中，当对栅电极130施加正电压时，每个单元的P型沟道区反型，将N+源区126连接至漂移区111的N-主体110，其是具有P扩散区（集电极）124的PNP晶体管140的基极。P+发射极区112开始向N-区110注入空穴，从而开启每个单元的全部表面区域上的PNP晶体管140。该器件通过移除到栅极130的信号而关闭，由此从区域110移除基极驱动。然后注入到N-区110的空穴被移除，并且双极晶体管140关闭，其中经过短路触点114的导电加速了从基极移除载流子，从而快速关闭。
图2示出制作图1的集成电路100的示范性工艺150，且图3-9示出连续制作阶段中的IC100。处理从图2的152处开始，其中在152处，在N-硅晶片或其他合适的上部半导体结构110的下侧中形成多个P+发射极区。在152处可以使用任意合适的工艺，比如，图3中示出的使用注入掩模153的注入工艺152。在图2的154处，在晶片110的下侧中形成一个或更多N+短路触点114，比如使用第二注入掩模155和对应的注入工艺，如图4所示。各个短路触点114沿着晶片110的下侧靠近一个或更多对应的发射极区112，其中发射极112和短路触点114的宽度的相对尺寸可以根据具体应用制定。另外，注入区112和114可以具有任意合适的深度，且不必是相同的深度。在一些实施例中，P+区112和N+区114分别在晶片110的底表面上形成发射极112和短路触点114，并且可以通过注入针对与轻掺杂N-晶片110接合而选择的掺杂剂而形成，比如对于P+发射极注入使用硼，而对于N+短路触点112注入使用磷，两者均以高掺杂浓度注入到约1-5μm的深度，比如，在一个可能的实施方式中注入约1E19cm-3。任何合适的光刻工艺可以用于形成注入掩模153和155并且随后移除它们，也可以采用任意合适的额外处理，比如，根据一个或两个实施方式采用激活退火。
在图2中的156处，使用任意合适的硅化物形成技术，在上部晶片结构110的下侧，在发射极区112和短路接触区114上方形成硅化物层。在一个可能的示例中，在156处通过以下步骤形成硅化物（比如硅化钛TiSi2，或硅化钨WSix）：通过化学汽相淀积（CVD），使用带六氟化钨的甲烷或二氯甲烷作为源气体，接着在800-900℃下退火，从而生成导电化学计量硅化物层116，如图5所示。在另一个可能的实施方式中，钛或钨金属溅射淀积到注入区112和114的底部，并且接着加热到某个温度（比如，800-900℃），使硅与淀积的金属反应从而形成硅化物116，优选的厚度约为几百埃。如图5中的进一步图示，通过工艺158在硅化物116上方可选地形成多晶硅层118至任何期望的厚度，接着可选地进行退火步骤（未示出）。也可以执行化学机械抛光（CMP）工艺来生成适用于晶片接合的光滑表面，并且因此在CMP工艺之后，多晶硅层118优选是薄的（比如，几百埃），以提供高电导率晶片接合界面，同时提供一些硅以有助于与硅载体晶片120接合。
然后，N-晶片110的抛光的多晶硅表面与N+载体晶片接合，并且减薄上部N-晶片110至期望的厚度，以得到图1中的较薄IGBT漂移区尺寸142，从而有助于快速切换操作。在这个减薄之后，N-晶片110的上侧用于制造MOS栅结构，其中在一些实施例中，处理温度限制在约950-1000℃以保持嵌入式硅化物层116的金属特性，并且对顶部和底部执行最终金属化，从而提供图1的IC结构100。
在图2的160处，执行晶片接合步骤，以将第二半导体结构（有时在本文中称载体晶片）120（图6）连接至晶片110的下侧。在160处可以采用任意合适的晶片接合工艺来将N-晶片110底部处的多晶硅表面118接合至N+载体晶片120。在一些实施例中，比如，在160处可以采用低温疏水性接合工艺来在真空环境中将结构110和120压合在一起，导致硅与硅间的高压、低温接合。
在162处（图2和7），采用研磨或其他材料移除工艺，通过从上侧移除材料减小N-结构的厚度，同时留下约105μm或更小的剩余厚度122。如上文所述，通过提供小于约100μm的漂移区尺寸142（图1）有助于高切换速度，并且在一些实施例中，考虑到发射极区112形成的深度约为1-5μm，在162处的材料移除工艺可以得到该漂移区厚度142。其他合适的剩余厚度122均可以使用，比如在期望的漂移区厚度142为约40-50μm的实施例中，剩余厚度约为45-55μm，其中在一些实施例中，优选控制研磨操作162，以便设置考虑到发射极结构的厚度的最终器件漂移区深度142。另外，在一些实施例中，在162处可以执行多个步骤，包括机械背磨操作，之后是化学机械抛光。
在材料移除之后，工艺150继续进行，在164处，在N-晶片110的上侧上/内形成一个或更多MOS单元结构，如图8所示。在这点上，虽然所示出的实施例被示为具有水平沟道MOSFET单元，但是在替换实施例中，可以在构造IGBT时使用垂直沟道MOSFET。在164处可以采用任意合适的MOS处理步骤以便形成P型主体区124和N+源区或区域126，其中P主体区124（和可选P+区128）布置在剩余上部晶片110中的N+源区126和N-漂移区111之间。在一个可能的顺序中，注入P型掺杂剂（比如，硼）以形成任意合适的掺杂浓度和深度/分布的主体区124，接着在剩余（比如，减薄的）晶片结构110的上侧中以高掺杂浓度（例如1E19cm-3）注入N型掺杂剂（比如，磷），从而形成N+源区126，其使用任意合适的掩模结构和步骤，以及已知的热退火步骤。另外，在一些实施例中，限制MOS处理温度，比如，限制到约950-1000℃或更低，以便保持任意所包含的嵌入式硅化物层116的金属特性。之后，采用MOS栅处理来形成栅电介质134和至少一个靠近至少一部分源区126的栅接触结构130，其中栅接触结构130相对于源区126和主体区124是绝缘的。执行额外的ILD处理以形成电介质132。然后，在166和168处执行顶部和底部金属化工艺，如图9所示，以便提供上部源金属结构136（这提供到源区126的阴极连接）和栅极130（比如，图1）的单独的金属化接触结构（未示出），以及提供沿着N+载体晶片120的底部形成的底部（阳极）金属层138，用于至IGBT发射极112的外部连接。
现在参考图10-19，图10示出具有在减薄的N-硅晶片结构110的顶部处形成的上部MOS单元结构和对应的金属化的第二集成电路实施例202，其中N-硅晶片结构110包括具有上面结合图1描述的各种结构和操作的IGBT。图10中的IC202包括使用N+载体晶片120形成的下部结构以及底部（阳极）金属化接触层138，N+载体晶片120包括位于其顶部且填充有P+多晶硅212的沟槽，P+多晶硅212在沟槽底部覆盖硅化物区216，与载体120的交错的N+集电极短路接触区域214形成交替的发射极结构212。图11示出第三IC实施例272，其中使用P+载体晶片270形成下部结构，其中上部沟槽用于形成N+发射极短路触点284，其在沟槽底部处覆盖硅化物结构286，其中载体晶片270的介入P+部分提供IGBT发射极282。在这些实施例中，在晶片接合之前，在载体晶片120、270的上侧上，在硅化沟槽中形成P+发射极区212（图10）或N+短路触点284（图11），然后在MOS结构形成之前，减薄结合的上部晶片110的厚度。通过这种方式，在一些实施例中，IC202、272可以提供有小于约100μm的受控漂移区厚度142，在一些实施例中约为50μm，在进一步的实施例中约为40-50μm，以有助于得到的IGBT的高切换速度。另外，晶片接合提供足够的结构厚度以有助于MOS单元处理。
图10的第二实施例和图11的第三实施例都采用淀积硅化物到浅沟槽的底部，之后用多晶硅填充沟槽并采用CMP工艺至少部分暴露N+载体晶片120（图10）或P+晶片270（图11）的原始硅表面。这种方法可以有利地增加N-上部晶片110和载体晶片120、270的界面接合的硅-硅键强度。另外，从图10的IC实施例202中可以看到，载体晶片120具有N+掺杂，并且硅化沟槽局部限制于与发射极P+集电极结构212的接触区域。硅化物216在对应的P+发射极212和N+载体晶片120的相邻部分之间产生电气短路。因此，图10和11的实施例不要求如上面图1中IC100的一些实施例中描述的在整个晶片上有硅化物，也不要求注入处理以形成IGBT发射极212、282或短路触点214、284。
图12示出可以用于制造图10和11的集成电路的制造工艺250，而图13-19示出图10的IC202的制造（使用N+载体晶片120），其中可以使用类似的/补充的处理来形成图11中具有P+载体270的替换实施例272。图12中的工艺250在252处开始，其中在N-载体晶片结构120（P+载体晶片270可以用于制造图11的IC272）的上侧形成多个沟槽（比如，图13中的沟槽251）。可以采用任意合适的沟槽形成技术来提供沟槽251。比如，可以使用合适的淀积、曝光、显影、清洁技术等如图13所示形成刻蚀掩模253，接着进行刻蚀工艺以选择性移除N+载体晶片120的上侧的一部分，从而形成任意合适深度的沟槽251，比如在一个实施例中约为1-5μm。
在图12的254处，在沟槽中形成硅化物，比如在图14中，在沟槽251的底部形成硅化物层216。在254处可以执行任意合适的处理来形成硅化物216。在一个可能的示例中，在形成沟槽251之后，在载体晶片120的上侧淀积氮化物，并使用各向同性的氮化物刻蚀工艺对氮化物进行刻蚀（未示出），在从沟槽底部移除氮化物的同时在沟槽251的侧壁上留下氮化物。然后，比如通过溅射淀积钛或钨或其他合适的金属，接着加热至某个温度（比如，800-900℃），从而开始反应以在移除氮化物的沟槽251的底部生成硅化物216。另外，硅化物216可以形成为任意合适的厚度，比如在一个实施例中，在沟槽底部上约为几百埃，其中沿着沟槽侧壁的所有或者一部分可能存在某个量的硅化物，但不是必须存在。之后，通过合适的清洁步骤移除任何剩余的未反应的金属和氮化物，将硅化物216保留在沟槽底部，如图13所示。
之后，在256处（图12），在沟槽251中，在硅化物层216上方形成P+多晶硅，如图15所示（N+多晶硅可以用于图11示出的IC实施例272）。在256处可以继续形成多晶硅，直到P+多晶硅延伸到沟槽251的顶部上方，在258处可以执行CMP或其他材料移除工艺（图15），从而提供P+多晶硅填充的沟槽212之间的原始N+载体晶片120的光滑上表面暴露部分214。
如图16所示，晶片接合工艺260用于将N-上部晶片110的下侧接合到N+载体晶片120的上侧，其中可以使用任意合适的接合工艺，比如前面描述的低温疏水性接合工艺（比如，在上述图2中的160处）。
在图12的工艺250的262处，通过移除一部分上侧减小N-上部晶片110的厚度，从而留下图17中的剩余上部晶片厚度222，比如在一些实施例中约为100μm或更小。在262处可以采用任意合适的研磨、CMP或其他材料移除处理，比如在上述图2中162处描述的处理。上部晶片厚度222可以根据给定的切换速度目标而调整，从而设置最终器件漂移区厚度142，如在上文中结合图10和11讨论的（比如，在一些实施例中提供的漂移区厚度142小于约100μm，在一些实施例中小于约50μm，在进一步的实施例中约为40-50μm）。
在264处，通过任意合适的工艺（比如在上述图2中164处描述的工艺）在剩余N-晶片110的上侧中形成MOS单元结构（图18），从而生成N+源区126、P主体区124、P+区域128和包括栅极触点130的栅极结构。然后在266和268处分别执行顶部和底部金属化处理，如图19所示（比如，可以使用结合上述图2在166和168处描述的处理）。在这点上，在一些实施例中，264处的MOS处理和随后的金属化处理可以被限制在约950-1000℃，以避免损伤沟槽底部中的硅化物216。
现在参考图20-27，其示出集成电路302的第四实施例（图20），其中P+发射极112和N+短路触点114在上部N-晶片110中形成，接着接合至牺牲的下部载体晶片120（未在图20中示出）。然后在上部晶片110的上侧中/上构造MOS结构，接着在金属化处理之前进行背磨，以暴露发射极112和短路触点114。从图20中可以看出，得到的IC302提供针对图1的IC100大致描述的IGBT结构，其中沿着上部晶片110的下侧形成阳极金属层138，且发射区112在漂移区111和阳极金属层138之间延伸。这种方法有利地避免了使用硅化物，由此允许使用较高温度的MOS处理形成源区、栅极区和主体区。
图21示出用于制造IC302的工艺350，而图22-27进一步示出制造工艺350的各个阶段。制造在图21中的352处开始，其中形成P+发射区112，并且在354处，在N-晶片110的下侧上，在发射极112旁边形成N+发射极短路触点114。可以使用任意合适的处理技术来形成发射极112和短路接触区114，比如在上文中结合上述图3-5的步骤152和154示出并描述的注入工艺。
在图21的356处，在晶片110的下侧上，在N+发射极短路触点114和P+发射区112上方形成可选的多晶硅层118（图22），其中可以使用任意合适的技术形成层118，比如在上述图2和5中158处描述的（比如，在一个实施例中的厚度为几百埃）。从下面可以看到，多晶硅层118有助于下部N+载体晶片120的初始接合，之后还可以用作材料移除停止层。然后在358处执行CMP工艺以提供光滑下表面，如图22所示。在360处，N+载体晶片120的上侧接合到N-晶片110的下侧和任意多晶硅层118，如图23所示，比如，使用上文描述的晶片接合工艺。
在362处，执行一个或更多材料移除工艺，比如背磨、CMP等，以将材料从N-晶片110的上侧移除，如图24所示。如同上文的实施例，在一些实施例中，362处的处理将N-晶片110的剩余厚度122设置为约105μm或更小，这可以被控制到更小的尺寸，以便通过控制IC302中的得到的IGBT的漂移区111（图20）的深度142（比如，100μm或更小）设置速度切换能力。然后在364处（图25），在N-晶片110的上侧上/中形成MOS单元结构，其中可以使用上述MOS单元制造技术，而没有与具有硅化物层或区域的实施例关联的温度限制。
在365处（在图26中示出）执行另一个材料移除工艺，以将N+载体晶片120的下侧基本全部移除，比如，在多晶硅层118处停止。在这点上，载体晶片120可以是完全牺牲，或者在多个实施例中可以保留一部分。在365处可以采用任意合适的材料移除技术或工艺，比如在上文描述的那些。在366和388处，执行顶部和底部金属化工艺，如图27所示，从而提供图20中示出的得到的IC302，其中漂移层厚度142有助于高压操作，发射极短路触点114有助于快速IGBT切换操作。
第五实施例402和第六实施例472分别在图28和29中示出，而图30示出制造IC402或472的工艺450，图31-35示出形成IC402的工艺450的各个中间制造阶段。在这些实施例中，发射极412和短路触点414在N+载体结构120（P+载体晶片170用在图29的IC472中）的上侧中形成，而N-外延硅410在发射极412和短路触点414上方生长。同样，在对载体晶片120、170的背侧进行背磨以暴露发射极412和短路触点414的底部之前，在外延层410的顶部中/上形成MOS单元结构，接着进行金属化处理。得到的集成电路402和472提供上述的IGBT操作，其中外延硅厚度控制用于高压击穿等级的漂移区111的深度142，短路触点414有助于快速切换操作。
制造处理在图30的工艺450中的452处开始于在N+载体晶片120的上侧中形成相隔的P+掺杂发射极区412，如图31中所示，比如，使用注入掩模453和合适的注入工艺，比如上述在图2和3中的152处的注入工艺。替换地在452处将N+发射极短路接触区414注入到图29的IC实施例472的P+载体晶片170中。在454处，在载体晶片120的上侧上方生长N-外延硅410（图32），直到厚度422约为100μm或更小，其中在454处的外延生长处理提供的厚度422可以被调整到提供如在上述实施例中的IGBT漂移层111的期望的最终厚度142。在图29的替换实施例中，在图30的454处也形成N-外延硅410。
在456处，比如，通过上述的处理，在N-外延硅410的上侧制造MOS单元结构（图33），从而形成源区126、主体区124、包括绝缘栅电极130的栅极结构。在458处使用一个或更多材料移除工艺（比如，如上文所述）移除载体晶片120的一部分下侧，从而减小载体晶片120（或170）的厚度，当注入的P+发射极412（或注入的N+发射极短路触点414）被暴露时停止，如图34所示。然后，在460和462处执行顶部和底部金属化工艺，如图35所示，以提供完成的IC402。这些实施例在上述生长外延硅层410的开支和晶片接合技术的使用之间提供了权衡。
上述示例仅说明本公开多个方面的几个可能的实施例，其中本领域技术人员通过阅读并理解本说明书和附图将会理解本公开可具有等同物和/或修改。另外，尽管本公开的具体特征仅相对多个实施方式中的一个进行公开，该特征可接合其他实施例的一个或更多特征，如任意给定或具体应用的所预期或对其有利的。同时，提到用在详细描述和/或权利要求中的术语“包括”、“包含”、“具有”、“有”、“带有”、或者其各种变体，这些术语旨在是包含性的，与术语“包括”的方式类似。

Claims (29)

1.一种集成电路，其包括：
布置在所述集成电路的顶侧和相对的底侧之间的半导体主体；
在所述半导体主体中形成的第一导电类型的多个发射极区；
在所述半导体主体中靠近所述发射极区形成的第二导电类型的漂移区，所述漂移区的厚度小于约100μm；
至少一个晶体管单元，其包括
布置在所述半导体主体中的所述第二导电类型的源区，
布置在所述半导体主体中并位于所述源区和所述漂移区之间的所述第一导电类型的主体区，以及
相对所述源区和所述主体区绝缘的栅电极，
所述晶体管单元、集电极区和所述漂移区形成垂直绝缘栅双极晶体管；以及
在所述半导体主体中靠近至少一个所述发射极区布置的所述第二导电类型的至少一个发射极短路触点。
2.根据权利要求1所述的集成电路，其包括沿着所述半导体主体的下侧形成的阳极金属层，其中所述多个发射极区各自基本在所述漂移区和所述阳极金属层之间延伸。
3.根据权利要求1所述的集成电路，其中所述第一导电类型是P型并且其中所述第二导电类型是N型。
4.一种集成电路，其包括：
布置在所述集成电路的顶侧和相对的底侧之间的半导体主体，所述半导体主体包括第一部分和第二部分，所述第一部分具有靠近所述半导体主体的所述顶侧的上侧，所述第二部分具有靠近所述半导体主体的所述底侧的下侧，所述第一部分和所述第二部分沿着界面彼此接合；
在所述半导体主体中形成的第一导电类型的多个发射极区；
在所述半导体主体中靠近所述发射极区形成的第二导电类型的漂移区；
至少一个晶体管单元，其包括：
布置在所述半导体主体中的所述第二导电类型的源区，
布置在所述半导体主体中并位于所述源区和所述漂移区之间的所述第一导电类型的主体区，以及
相对所述源区和所述主体区绝缘的栅电极，
所述晶体管单元、所述集电极区和所述漂移区形成垂直绝缘栅双极晶体管；以及
在所述半导体主体中靠近至少一个所述发射极区布置的所述第二导电类型的至少一个发射极短路触点。
5.根据权利要求4所述的集成电路，其中所述发射极区和所述至少一个发射极短路触点形成在所述第一部分中，靠近所述界面。
6.根据权利要求5所述的集成电路，其包括布置在所述发射极区和所述界面之间的硅化物层。
7.根据权利要求6所述的集成电路，其包括布置在所述硅化物层和所述界面之间的多晶硅层。
8.根据权利要求4所述的集成电路，其中所述发射极区和所述至少一个发射极短路触点形成在所述第二部分中，靠近所述界面。
9.根据权利要求8所述的集成电路，
其中所述半导体主体的所述第二部分具有所述第二导电类型；并且
其中所述发射极区包括在所述第二部分中靠近所述界面布置的所述第一导电类型的多晶硅。
10.根据权利要求9所述的集成电路，其包括多个硅化物区域，所述多个硅化物区域各自与对应的多个发射极区接触，其中各个发射极区布置在所述第二部分中，位于对应的硅化物区域和所述界面之间。
11.根据权利要求9所述的集成电路，其包括沿着所述半导体主体的所述第二部分的下侧形成的阳极金属层，其中所述发射极区各自基本在所述界面和所述阳极金属层之间延伸。
12.根据权利要求9所述的集成电路，其中所述半导体主体的所述第一部分是所述第二导电类型的外延硅。
13.根据权利要求8所述的集成电路：
其中所述半导体主体的所述第二部分具有所述第一导电类型；并且
其中所述至少一个发射极短路触点包括在所述第二部分中靠近所述界面布置的所述第二导电类型的多晶硅。
14.根据权利要求13所述的集成电路，其包括至少一个硅化物区域，所述至少一个硅化物区域与所述至少一个发射极短路触点接触，其中所述至少一个发射极短路触点布置在所述第二部分中，位于所述至少一个硅化物区域和所述界面之间。
15.根据权利要求13所述的集成电路，其包括沿着所述半导体主体的所述第二部分的下侧形成的阳极金属层，其中所述至少一个发射极短路触点基本在所述界面和所述阳极金属层之间延伸。
16.根据权利要求13所述的集成电路，其中所述半导体主体的所述第一部分是所述第二导电类型的外延硅。
17.根据权利要求4所述的集成电路，其中所述漂移区的厚度小于约100μm。
18.一种形成集成电路的方法，所述方法包括：
靠近第二导电类型的第一半导体结构的下侧形成多个第一导电类型的发射极区；
在所述第一半导体结构中靠近至少一个发射极区且靠近第一半导体结构的下侧形成所述第二导电类型的至少一个短路触点；
在形成所述发射极区和所述至少一个短路触点之后，将第二半导体结构与所述第一半导体结构的下侧接合；
在接合所述第一和第二半导体结构之后，通过移除所述第一半导体结构的一部分上侧，减小所述第一半导体结构的厚度；
在减小所述第一半导体结构的厚度之后，在所述第一半导体结构的上侧中形成所述第二导电类型的源区；
在减小所述第一半导体结构的厚度之后，在所述第一半导体结构的上侧中，在所述源区和所述第一半导体结构的漂移区之间形成所述第一导电类型的主体区；以及
靠近所述第一半导体结构的上侧且靠近所述源区的至少一部分形成栅电极，并且所述栅电极相对所述源区和所述主体区绝缘。
19.根据权利要求18所述的方法，其包括在形成所述发射极区和所述至少一个短路触点之后并在接合所述第一和第二半导体结构之前，在第一半导体结构的下侧形成硅化物层。
20.根据权利要求18所述的方法，其包括：
在形成所述发射极区和所述至少一个短路触点之后并在接合所述第一和第二半导体结构之前，在第一半导体结构的下侧形成多晶硅层；以及
在形成所述源区、所述主体区以及所述栅电极之后，使用材料移除工艺移除基本上所有的第二半导体结构，停止在所述多晶硅层。
21.根据权利要求18所述的方法，其中减小所述第一半导体结构的厚度包括使所述第一半导体结构的剩余厚度保留约105μm或者更小。
22.一种形成集成电路的方法，所述方法包括：
在半导体载体结构的上侧中形成多个沟槽；
在所述多个沟槽中形成硅化物层；
在所述多个沟槽中在所述硅化物层上方形成多晶硅；
在所述多个沟槽中在所述硅化物层上方形成多晶硅之后，将第二导电类型的第二半导体结构与所述半导体载体结构的上侧接合；
将所述第二半导体结构与所述半导体载体结构接合之后，通过移除所述第二半导体结构的一部分上侧，减小所述第二半导体结构的厚度；
在减小所述第二半导体结构的厚度之后，在所述第一半导体结构的上侧中形成所述第二导电类型的源区；
在减小所述第二半导体结构的厚度之后，在所述第一半导体结构的上侧中，在所述第一半导体结构的所述源区和漂移区之间形成第一导电类型的主体区；以及
靠近所述第一半导体结构的上侧且靠近所述源区的至少一部分形成栅电极，并且所述栅电极相对所述源区和所述主体区绝缘。
23.根据权利要求22所述的方法，其中所述半导体载体结构具有第二导电类型；并且其中形成所述多晶硅包括在所述多个沟槽中在所述硅化物层上方形成所述第一导电类型的多晶硅。
24.根据权利要求22所述的方法，其中所述半导体载体结构具有第一导电类型；并且其中形成所述多晶硅包括在所述多个沟槽中在所述硅化物层上方形成所述第二导电类型的多晶硅。
25.根据权利要求22所述的方法，其中减小所述第二半导体结构的厚度包括使所述第二半导体结构的剩余厚度保留约100μm或者更小。
26.一种形成集成电路的方法，所述方法包括：
将一种导电类型的多个间隔的掺杂区形成在不同导电类型的半导体载体结构的上侧中；
在所述半导体载体结构的上侧上方形成第二导电类型的外延硅；
在所述外延硅的上侧中形成所述第二导电类型的源区；
在所述外延硅的上侧中，在所述外延硅的所述源区和漂移区之间形成第一导电类型的主体区；
靠近所述外延硅的上侧且靠近所述源区的至少一部分形成栅电极，并且所述栅电极相对所述源区和所述主体区绝缘；以及
在形成所述源区、所述主体区以及所述栅电极之后，通过移除所述半导体载体结构的一部分下侧，减小所述半导体载体结构的厚度，从而暴露所述多个间隔的掺杂区。
27.根据权利要求26所述的方法，其中所述多个间隔的掺杂区具有第一导电类型，并且其中所述半导体载体结构具有第二导电类型。
28.根据权利要求26所述的方法，其中所述多个间隔的掺杂区具有第二导电类型，并且其中所述半导体载体结构具有第一导电类型。
29.根据权利要求26所述的方法，其中所述外延硅被形成的厚度为约100μm或者更小。
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CN (1) CN103681827B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039502A (zh) * 2015-11-09 2017-08-11 英飞凌科技股份有限公司 形成半导体器件的方法以及半导体器件

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5716749B2 (ja) * 2010-09-17 2015-05-13 富士電機株式会社 半導体装置
US20150076652A1 (en) * 2013-09-16 2015-03-19 Samsung Electro-Mechanics Co., Ltd. Power semiconductor device
US9431525B2 (en) * 2014-06-12 2016-08-30 Cree, Inc. IGBT with bidirectional conduction
CN105225946A (zh) * 2014-06-30 2016-01-06 比亚迪股份有限公司 逆导型igbt结构及其形成方法
CN106992152B (zh) * 2016-11-30 2018-08-28 江苏丽隽功率半导体有限公司 一种单晶片制作高压恒流ic方法
JP7101085B2 (ja) * 2018-08-30 2022-07-14 株式会社東芝 半導体装置及び半導体装置の製造方法
CN109449202B (zh) * 2018-10-30 2021-10-22 广州工商学院 一种逆导双极型晶体管
CN118137988B (zh) * 2024-05-08 2024-08-06 山东艾诺智能仪器有限公司 一种可运放直接驱动的大功率igbt线性功放

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323059A (en) * 1991-05-06 1994-06-21 Motorola, Inc. Vertical current flow semiconductor device utilizing wafer bonding
US20080135871A1 (en) * 2006-10-25 2008-06-12 Infineon Technologies Austria Ag Semiconductor component
CN102110605A (zh) * 2009-12-24 2011-06-29 北大方正集团有限公司 绝缘栅双极型晶体管芯片制造方法及装置
US20110284920A1 (en) * 2010-05-21 2011-11-24 Applied Pulsed Power, Inc Laser pumping of thyristors for fast high current rise-times

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3727116A (en) * 1970-05-05 1973-04-10 Rca Corp Integral thyristor-rectifier device
JPH0855978A (ja) * 1994-06-09 1996-02-27 Ngk Insulators Ltd 半導体装置およびその製造方法
US5548133A (en) 1994-09-19 1996-08-20 International Rectifier Corporation IGBT with increased ruggedness
US7187033B2 (en) 2004-07-14 2007-03-06 Texas Instruments Incorporated Drain-extended MOS transistors with diode clamp and methods for making the same
DE102005053487B4 (de) 2005-11-09 2011-06-09 Infineon Technologies Ag Leistungs-IGBT mit erhöhter Robustheit
KR100880231B1 (ko) 2007-06-20 2009-01-28 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
US8278683B2 (en) 2008-08-06 2012-10-02 Texas Instruments Incorporated Lateral insulated gate bipolar transistor
US8022474B2 (en) * 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
CN101494239B (zh) 2009-02-27 2010-12-01 电子科技大学 一种高速igbt
US8466491B2 (en) * 2011-05-12 2013-06-18 Infineon Technologies Austria Ag Semiconductor component with improved softness

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323059A (en) * 1991-05-06 1994-06-21 Motorola, Inc. Vertical current flow semiconductor device utilizing wafer bonding
US20080135871A1 (en) * 2006-10-25 2008-06-12 Infineon Technologies Austria Ag Semiconductor component
CN102110605A (zh) * 2009-12-24 2011-06-29 北大方正集团有限公司 绝缘栅双极型晶体管芯片制造方法及装置
US20110284920A1 (en) * 2010-05-21 2011-11-24 Applied Pulsed Power, Inc Laser pumping of thyristors for fast high current rise-times

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107039502A (zh) * 2015-11-09 2017-08-11 英飞凌科技股份有限公司 形成半导体器件的方法以及半导体器件
CN107039502B (zh) * 2015-11-09 2020-11-03 英飞凌科技股份有限公司 形成半导体器件的方法以及半导体器件

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