CN103646917B - 硅通孔形成方法 - Google Patents
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Abstract
一种硅通孔形成方法，包括：根据待形成的硅通孔获取第一刻蚀阶段和与第二刻蚀阶段；在第一刻蚀温度下，在第一刻蚀阶段采用第一博世工艺对所述硅衬底进行刻蚀，形成第一通孔；在第二刻蚀温度下，在第二刻蚀阶段沿第一通孔采用第二博世工艺对所述硅衬底进行刻蚀直至形成硅通孔，所述第二博世工艺包括：采用第一刻蚀对所述硅衬底进行刻蚀，形成开口；采用钝化沉积在所述开口的侧壁和底部形成保护层；依次循环采用所述第一刻蚀、钝化沉积直至形成硅通孔；其中，第二刻蚀温度小于第一刻蚀温度，或第二刻蚀温度大于第一刻蚀温度。本发明的硅通孔形成方法形成的硅通孔质量高。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种硅通孔形成方法。
背景技术
硅通孔（TSV，Through-Silicon-Via）互连结构是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往的IC封装键合和使用凸点的叠加技术不同，硅通孔互连结构能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。
现有的硅通孔互连结构的形成方法可以参考公开号为CN101483150A的中国专利，包括如下步骤：步骤S11，在晶圆的表面刻蚀通孔；步骤S12，在通孔表面和底部形成绝缘层；步骤S13，采用导电物质填充所述通孔；步骤S14，从晶圆的背面减薄晶圆，直至暴露出导电物质。
但是，硅通孔互连结构面临的主要技术难点在于，需要刻蚀相对高的纵宽比（AspectRatio）的通孔以及对高的纵宽比的通孔的轮廓的控制，现有技术形成的硅通孔互连结构质量差，容易出现漏电。
发明内容
本发明解决的问题是提供一种互连质量高的硅通孔。
为解决上述问题，本发明提供一种硅通孔形成方法，包括：提供待刻蚀硅衬底；根据待形成的硅通孔获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段；在第一刻蚀温度下，在第一刻蚀阶段采用第一博世工艺对所述硅衬底进行刻蚀，所述第一博世工艺包括：采用第一刻蚀对所述硅衬底进行刻蚀，形成开口；采用钝化沉积在所述开口的侧壁和底部形成保护层；依次循环采用所述第一刻蚀、钝化沉积直至第一刻蚀阶段完成，形成第一通孔；在第二刻蚀温度下，在第二刻蚀阶段沿第一通孔采用第二博世工艺对所述硅衬底进行刻蚀直至形成硅通孔，所述第二博世工艺包括：采用第一刻蚀对所述硅衬底进行刻蚀，形成开口；采用钝化沉积在所述开口的侧壁和底部形成保护层；依次循环采用所述第一刻蚀、钝化沉积直至形成硅通孔；其中，第二刻蚀温度小于第一刻蚀温度，或第二刻蚀温度大于第一刻蚀温度。
可选的，所述第一刻蚀温度为10度至60度，所述第二刻蚀温度为-20度至10度。
可选的，所述第一刻蚀温度为-20度至10度，所述第二刻蚀温度为10度至60度。
可选的，根据待形成的硅通孔获取第一刻蚀阶段和第二刻蚀阶段包括：提供待刻蚀硅衬底，在第二刻蚀温度下，采用第一博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第一侧壁形貌数据；根据第一侧壁形貌数据和第一博世工艺条件，获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段。
可选的，根据待形成的硅通孔获取第一刻蚀阶段和第二刻蚀阶段包括：提供待刻蚀硅衬底，在第一刻蚀温度下，采用第二博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第二侧壁形貌数据；根据第二侧壁形貌数据和第二博世工艺条件，获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段。
可选的，根据待形成的硅通孔获取第一刻蚀阶段和第二刻蚀阶段包括：提供待刻蚀硅衬底，在第一刻蚀温度下，采用第一博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第一侧壁形貌数据；提供待刻蚀硅衬底，在第二刻蚀温度下，采用第二博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第二侧壁形貌数据；根据第一侧壁形貌数据、第二侧壁形貌数据和第一博世工艺条件，获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段。
可选的，所述第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段包括：刻蚀硅通孔深度10%-20%为第一刻蚀阶段，刻蚀剩余硅通孔深度为第二刻蚀阶段。
可选的，所述第一刻蚀工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000瓦，刻蚀偏压射频电源功率为0瓦至1000瓦，刻蚀气体至少包括SF6，其中SF6的流量为200SCCM至2000SCCM，刻蚀时间为0.5秒至10秒。
可选的，所述钝化沉积工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000，刻蚀偏压射频电源功率为0瓦-1000瓦，钝化沉积气体至少包括C4F8，其中C4F8的流量为200SCCM至1000SCCM，钝化沉积时间为0.5秒至7.5秒。
与现有技术相比，本发明的技术方案具有以下优点：本发明针对博世工艺刻蚀硅通孔的缺陷，将硅通孔刻蚀优化成2个阶段刻蚀，通过优化第一阶段和第二阶段的比，并控制第一阶段的刻蚀条件来降低等离子体的反射和折射，使得等离子体偏移现象减缓，从而在第一阶段形成侧壁形貌较佳的通孔，后续在第二阶段等离子体和等离子体鞘层趋于稳定后，采用与上述情形匹配的温度，沿侧壁形貌较佳的通孔刻蚀，最终形成壁形貌较佳的硅通孔。
附图说明
图1是现有技术形成的硅通孔的形貌示意图；
图2是本发明一实施例的采用博世工艺对硅衬底进行刻蚀时，等离子体和等离子体鞘层的分布示意图；
图3是本发明一实施例的采用博世工艺对硅衬底进行刻蚀时，等离子体鞘层对轰击作用的等离子体的影响效果示意图；
图4、图6和图7是本发明一实施例的硅通孔形成方法过程剖面示意图；
图5是本发明一实施例的形成的硅通孔的扫描电镜剖面图片；
图8是本发明一实施例形成的硅通孔的形貌扫描电镜剖面图片。
具体实施方式
针对漏电现象严重的硅通孔产品进行了研究，将现有技术形成的所述硅通孔的剖面进行扫描电镜分析后，发现现有工艺形成的硅通孔的形貌如图1所示具有贝壳状（scallop）、锯齿状或具有波纹状程度大，粗糙度较高。在具有贝壳状、锯齿状或具有波纹状的粗糙度高的通孔表面形成绝缘层、然后填入导电物质，所述绝缘层均一性很难控制，从而使得导电物质沿绝缘层较薄的位置扩散至晶圆内部，导致硅通孔产品漏电现象严重。
进一步对形成所述硅通孔的工艺进行研究后发现，上述波纹状通孔表面的形成原因为：在硅通孔互连结构的形成工艺中，刻蚀所述通孔的工艺通常采用等离子体刻蚀工艺，由于晶圆厚度为微米级，等离子体刻蚀的深度大，无法通过一步刻蚀完成刻蚀通孔，通常需要采用博世工艺(Boschprocess)对所述硅衬底进行刻蚀，博世工艺包括刻蚀步骤（etchstep）和缓冲步骤（passivationstep），且刻蚀步骤和缓冲步骤交替进行，以形成通孔。随着多次刻蚀步骤（etchstep）和缓冲步骤（passivationstep）交替进行，刻蚀形成的硅通孔的形貌具有贝壳状、锯齿状或具有波纹状程度严重，通孔侧壁粗糙度高。
对上述漏电的机理进行研究后，发明人深入地研究博世工艺，请参考图2，发现采用博世工艺对硅衬底100进行刻蚀时，通常会在硅衬底100上施加一偏压(直流、射频或者脉冲偏压)，从而在硅衬底的附近形成一非电中性的区域，即等离子体鞘层(PlasmaSheath)110，作为一种解释，等离子体鞘层110电场能够影响入射到硅衬底100的等离子体120的离子能量分布和角度分布。
而博世工艺刚开始阶段，等离子体120和等离子体鞘层110并不稳定，请参考图3，等离子体120在等离子体鞘层110的影响下，会产生折射现象，导致入射角度发生偏移，此外，入射角度发生偏移的物理轰击作用的等离子体在遇到阻挡物(例如光刻胶)，在一定概率上发生反射现象，导致入射角度进一步发生偏移，使得博世工艺开始阶段的刻蚀会对硅通孔的侧壁形成难以控制的横向侵蚀(所述横向定义为平行硅衬底表面的方向)，紧接着的缓冲步骤由于刻蚀步骤的不可控性，会产生无法完全抵消后续刻蚀步骤的消耗或者缓冲步骤沉积的聚合物过度导致后续刻蚀步骤消耗不完全现象，在博世工艺的开始阶段就形成了贝壳状、锯齿状或具有波纹状程度严重的通孔。
后续在沿着贝壳状、锯齿状或具有波纹状程度严重的通孔继续刻蚀直至形成硅通孔，导致形成的硅通孔侧壁整体形貌贝壳状、锯齿状或具有波纹状程度严重。
针对上述研究结果，本发明的发明人提供一种硅通孔形成方法，将待形成的硅通孔刻蚀分成第一阶段和第二阶段，针对博世工艺开始阶段等离子体和等离子体鞘层的不稳定，采用针对性的温度调节，降低等离子体的反射和折射，使得等离子体偏移现象减缓，从而在第一阶段形成侧壁形貌较佳的通孔，后续在第二阶段等离子体和等离子体鞘层趋于稳定后，采用与上述情形匹配的温度，沿侧壁形貌较佳的通孔刻蚀，最终形成壁形貌较佳的硅通孔。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图4，提供待刻蚀硅衬底200。
在本实施例中，所述刻蚀硅衬底200为单晶硅，例如为n型单晶硅衬底或者P型单晶硅衬底。所述待刻蚀硅衬底200为后续形成硅通孔提供工作平台。
需要说明的是，所述刻蚀硅衬底200内还可以形成有集成电路或部分集成电路、或其他半导体元件（例如电容、电感、电阻、金属导线、焊盘、MOS管等）或半导体元件的一部分。
所述待刻蚀硅衬底200表面形成有掩膜层(未标示)，所述掩膜层可以为光刻胶、硬掩膜、底部抗反射层、顶部抗反射层中的一种，或光刻胶、硬掩膜、底部抗反射层、顶部抗反射层中的多种的堆叠结构。所述掩膜层具有刻蚀图案，所述刻蚀图案与待形成的硅通孔对应，后续以所述掩膜层为掩膜，刻蚀硅衬底200形成硅通孔。
需要说明的是，由于硅衬底的厚度达到毫米级别，而硅通孔通常需要贯穿所述硅衬底，因此，在本实施例中，采用博世工艺来形成所述硅通孔。
而由之前的分析可知，博世工艺在开始阶段由于等离子体和等离子体鞘层不稳定，导致开始阶段刻蚀的通孔侧壁形貌差，针对上述分析，本发明的发明人根据待形成的硅通孔将硅通孔的刻蚀阶段分为若干阶段，作为一实施例，根据待形成的硅通孔获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段，其中第一刻蚀阶段为博世工艺的初始阶段；针对博世工艺的初始阶段的特性，本发明的发明人采用针对性的温度条件，来稳定博世工艺开始阶段等离子体和等离子体鞘层。
需要说明的是，根据待形成的硅通孔获取第一刻蚀阶段和第二刻蚀阶段包括：提供待刻蚀硅衬底，在第二刻蚀温度下，采用第一博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第一侧壁形貌数据；根据第一侧壁形貌数据和第一博世工艺条件，获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段。
发明人研究发现：博世工艺开始阶段等离子体和等离子体鞘层受刻蚀腔室压力、刻蚀源射频电源功率、刻蚀偏压射频电源功率、刻蚀气体以及待刻蚀硅通孔的深度等刻蚀工艺参数影响。
具体地，所述第二刻蚀温度为-20度至10度或所述第二刻蚀温度为10度至60度，刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000瓦，刻蚀偏压射频电源功率为0瓦至1000瓦，刻蚀气体至少包括SF6，其中SF6的流量为200SCCM至2000SCCM，刻蚀时间为0.5秒至10秒。
为此，获取第一侧壁形貌数据，根据第一侧壁形貌的数据获取第一侧壁形貌的拐点，获取硅通孔顶部至拐点的距离，以硅通孔顶部与所述拐点的距离为第一刻蚀阶段。
作为一实施例，请参考图5，图5是在第一刻蚀温度下，采用第一博世工艺对硅衬底300进行刻蚀直至形成硅通孔301的扫描电镜剖面图片，根据扫描电极剖面图片可以发现，硅通孔301侧壁呈贝壳状，但是，从扫描电极剖面图片可以发现，硅通孔侧壁并非直线，请参考图5中为方便理解所增加的辅助线AA’，AA’为沿硅通孔侧壁绘制的辅助线，从图5中可以发现，AA’在X处具有拐点，在X的拐点之后，硅通孔301侧壁趋于稳定。
作为一实施例，所述第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段包括：刻蚀硅通孔深度10%-20%为第一刻蚀阶段，刻蚀剩余硅通孔深度为第二刻蚀阶段。
作为另一实施例，根据待形成的硅通孔获取第一刻蚀阶段和第二刻蚀阶段包括：根据待形成的硅通孔获取第一刻蚀阶段和第二刻蚀阶段包括：提供待刻蚀硅衬底，在第一刻蚀温度下，采用第二博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第二侧壁形貌数据；根据第二侧壁形貌数据和第二博世工艺条件，获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段。
其中，所述第一刻蚀温度为-20度至10度或所述第一刻蚀温度为10度至60度，所述第一刻蚀工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000瓦，刻蚀偏压射频电源功率为0瓦至1000瓦，刻蚀气体至少包括SF6，其中SF6的流量为200SCCM至2000SCCM，刻蚀时间为0.5秒至10秒。
对所述硅衬底进行侧壁形貌分析包括获取第二侧壁形貌数据，根据第二侧壁形貌的数据获取第二侧壁形貌的拐点，以硅通孔顶部与所述拐点的距离为第一刻蚀阶段，刻蚀剩余硅通孔深度为第二刻蚀阶段。
作为另一实施例，根据待形成的硅通孔获取第一刻蚀阶段和第二刻蚀阶段包括：提供待刻蚀硅衬底，在第一刻蚀温度下，采用第一博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第一侧壁形貌数据；提供待刻蚀硅衬底，在第二刻蚀温度下，采用第二博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第二侧壁形貌数据；根据第一侧壁形貌数据、第二侧壁形貌数据和第一博世工艺条件，获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段。
具体地，获取第一侧壁形貌数据，根据第一侧壁形貌的数据获取第一侧壁形貌的拐点，获取硅通孔顶部至第一侧壁形貌拐点的距离；获取第二侧壁形貌数据，根据第二侧壁形貌的数据获取第二侧壁形貌的拐点，获取硅通孔顶部至第二侧壁形貌拐点的距离，比较硅通孔顶部至第一侧壁形貌拐点的距离与硅通孔顶部至第二侧壁形貌拐点的距离大小，以较小的距离设为第一刻蚀阶段；刻蚀剩余硅通孔深度为第二刻蚀阶段。
请参考图6，在第一刻蚀温度下，在第一刻蚀阶段采用第一博世工艺对所述硅衬底200进行刻蚀，所述第一博世工艺包括：采用第一刻蚀对所述硅衬底进行刻蚀，形成开口（未示出）；采用钝化沉积在所述开口的侧壁和底部形成保护层；依次循环采用所述第一刻蚀、钝化沉积直至第一刻蚀阶段完成，形成第一通孔210。
其中，第一通孔210的深度为待刻蚀硅通孔的深度的10%-20%。
具体地，在确定第一刻蚀阶段和第二刻蚀阶段后，发明人发现，如果能够在第一刻蚀阶段形成侧壁形貌较佳地第一通孔210侧壁，后续阶段以所述第一通孔210为掩膜，执行博世工艺，形成的硅通孔侧壁形貌较佳。
基于之前发明人的分析，第一阶段的等离子体和等离子体鞘层稳定程度会影响硅通孔侧壁形貌，发明人发现，温度是影响第一阶段的等离子体和等离子体鞘层稳定的关键因素，因此，第一阶段的温度选择为-20度至10度，执行第一博世工艺，其中，采用第一刻蚀对所述硅衬底200进行刻蚀，形成开口；采用钝化沉积在所述开口的侧壁和底部形成保护层；依次循环采用所述第一刻蚀、钝化沉积直至第一刻蚀阶段完成，形成第一通孔。
其中，所述第一刻蚀工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000瓦，刻蚀偏压射频电源功率为0瓦至1000瓦，刻蚀气体至少包括SF6，其中SF6的流量为200SCCM至2000SCCM，刻蚀时间为0.5秒至10秒。
所述钝化沉积工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000，刻蚀偏压射频电源功率为0瓦-1000瓦，钝化沉积气体至少包括C4F8，其中C4F8的流量为200SCCM至1000SCCM，钝化沉积时间为0.5秒至7.5秒。
作为一种解释，在第一阶段采用较低的温度，能够有助于等离子体和等离子体鞘层较快稳定，避免起轰击作用的等离子体过多的反射和折射，有利于降低形成的开口侧壁的粗糙度。
需要说明的是，本发明实施例形成的第一通孔210无法完全平整，也会有一定的粗糙度，但是，由于采用针对性工艺减少了物理轰击作用的等离子体的折射和反射，降低形成的开口侧壁粗糙度，使得第一通孔210的侧壁粗糙度低。
请参考图7，在形成侧壁形貌较佳的第一通孔210后，后续在第二刻蚀温度下，在第二刻蚀阶段沿第一通孔210采用第二博世工艺对所述硅衬底200进行刻蚀直至形成硅通孔220，所述第二博世工艺包括：采用第一刻蚀对所述硅衬底进行刻蚀，形成开口；采用钝化沉积在所述开口的侧壁和底部形成保护层；依次循环采用所述第一刻蚀、钝化沉积直至形成硅通孔220。
其中，所述第二刻蚀温度为10度至60度，所述第一刻蚀工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000瓦，刻蚀偏压射频电源功率为0瓦至1000瓦，刻蚀气体至少包括SF6，其中SF6的流量为200SCCM至2000SCCM，刻蚀时间为0.5秒至10秒。
所述钝化沉积工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000，刻蚀偏压射频电源功率为0瓦-1000瓦，钝化沉积气体至少包括C4F8，其中C4F8的流量为200SCCM至1000SCCM，钝化沉积时间为0.5秒至7.5秒。
在此工艺条件下，能以较快速度刻蚀形成硅通孔220，避免在较低温度下刻蚀速率较慢，影响刻蚀工艺效率。
需要说明的是，所述硅通孔220可以贯穿所述硅衬底200也可以不贯穿所述硅衬底200，在本实施例中，所述硅通孔220不贯穿所述硅衬底200，而在后续工艺中采用化学机械抛光工艺沿硅衬底的地面对硅衬底进行研磨，直至暴露出硅通孔220，使得硅通孔220贯穿研磨后的硅衬底200。
请参考图8，图8为采用本发明实施例形成的硅通孔扫描电镜图片，从图8中可以发现，硅通孔侧壁贝壳状、锯齿状或具有波纹状不明显，侧壁的粗糙度低。
在另一实施例中，在第一阶段，采用优化的较高的工艺温度来平衡不稳定的等离子体和不稳定的等离子体鞘层，作为一种解释，博世工艺刚开始阶段，等离子体和等离子体鞘层并不稳定，一种解决途径是降低温度以获得稳定的等离子体和等离子体鞘层；另一种途径是提高温度，使得不稳定的等离子体和不稳定的等离子体鞘层达到动态平衡，从而使得等离子体和等离子体鞘层呈现动态稳定状态。
作为一较佳地实施例，所述第一刻蚀温度为10度至60度。
具体地，第一阶段的温度选择为10度至60度，执行第一博世工艺，其中，采用第一刻蚀对所述硅衬底进行刻蚀，形成开口；采用钝化沉积在所述开口的侧壁和底部形成保护层；依次循环采用所述第一刻蚀、钝化沉积直至第一刻蚀阶段完成，形成第一通孔。
其中，所述第一刻蚀工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000瓦，刻蚀偏压射频电源功率为0瓦至1000瓦，刻蚀气体至少包括SF6，其中SF6的流量为200SCCM至2000SCCM，刻蚀时间为0.5秒至10秒。
所述钝化沉积工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000，刻蚀偏压射频电源功率为0瓦-1000瓦，钝化沉积气体至少包括C4F8，其中C4F8的流量为200SCCM至1000SCCM，钝化沉积时间为0.5秒至7.5秒。
在形成侧壁形貌较佳的第一通孔后，后续在第二刻蚀温度下，在第二刻蚀阶段沿第一通孔采用第二博世工艺对所述硅衬底进行刻蚀直至形成硅通孔，所述第二博世工艺包括：采用第一刻蚀对所述硅衬底进行刻蚀，形成开口；采用钝化沉积在所述开口的侧壁和底部形成保护层；依次循环采用所述第一刻蚀、钝化沉积直至形成硅通孔。
其中，所述第二刻蚀温度为-20度至10度，所述第一刻蚀工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000瓦，刻蚀偏压射频电源功率为0瓦至1000瓦，刻蚀气体至少包括SF6，其中SF6的流量为200SCCM至2000SCCM，刻蚀时间为0.5秒至10秒。
所述钝化沉积工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000，刻蚀偏压射频电源功率为0瓦-1000瓦，钝化沉积气体至少包括C4F8，其中C4F8的流量为200SCCM至1000SCCM，钝化沉积时间为0.5秒至7.5秒。
在第二阶段采用较低的温度，能够有助于从第一阶段温度向第二阶段温度转变时等离子体和等离子体鞘层从动态稳定状态过度至稳定状态，并沿侧壁形貌较佳的第一通孔继续刻蚀，保持刻蚀形成的硅通孔侧壁形貌佳。
还需要说明的是，由于第一阶段的温度和第二阶段的温度不同，可以选择温度调节灵敏的温度控制设备实现第一阶段的温度转变成第二阶段的温度，或者在第二阶段的开始阶段实现温度的转变，以减少温度转变对等离子体和等离子体鞘层的影响。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (6)
1.一种硅通孔形成方法，其特征在于，
提供待刻蚀硅衬底；
根据待形成的硅通孔获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段，包括：提供待刻蚀硅衬底，在第二刻蚀温度下，采用第一博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第一侧壁形貌数据；根据第一侧壁形貌数据和第一博世工艺条件，获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段；
或者，提供待刻蚀硅衬底，在第一刻蚀温度下，采用第二博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第二侧壁形貌数据；根据第二侧壁形貌数据和第二博世工艺条件，获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段；
或者，提供待刻蚀硅衬底，在第一刻蚀温度下，采用第一博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第一侧壁形貌数据；提供待刻蚀硅衬底，在第二刻蚀温度下，采用第二博世工艺对所述硅衬底进行刻蚀直至形成硅通孔；对所述硅衬底进行侧壁形貌分析获取第二侧壁形貌数据；根据第一侧壁形貌数据、第二侧壁形貌数据和第一博世工艺条件，获取第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段；
在第一刻蚀温度下，在第一刻蚀阶段采用第一博世工艺对所述硅衬底进行刻蚀，所述第一博世工艺包括：采用第一刻蚀对所述硅衬底进行刻蚀，形成开口；采用钝化沉积在所述开口的侧壁和底部形成保护层；依次循环采用所述第一刻蚀、钝化沉积直至第一刻蚀阶段完成，形成第一通孔；
在第二刻蚀温度下，在第二刻蚀阶段沿第一通孔采用第二博世工艺对所述硅衬底进行刻蚀直至形成硅通孔，所述第二博世工艺包括：采用第一刻蚀对所述硅衬底进行刻蚀，形成开口；采用钝化沉积在所述开口的侧壁和底部形成保护层；依次循环采用所述第一刻蚀、钝化沉积直至形成硅通孔；其中，第二刻蚀温度小于第一刻蚀温度，或第二刻蚀温度大于第一刻蚀温度。
2.如权利要求1所述的形成方法，其特征在于，所述第一刻蚀温度为10度至60度，所述第二刻蚀温度为-20度至10度。
3.如权利要求1所述的形成方法，其特征在于，所述第一刻蚀温度为-20度至10度，所述第二刻蚀温度为10度至60度。
4.如权利要求1所述的形成方法，其特征在于，所述第一刻蚀阶段和与第一刻蚀阶段对应的第二刻蚀阶段包括：刻蚀硅通孔深度10％-20％为第一刻蚀阶段，刻蚀剩余硅通孔深度为第二刻蚀阶段。
5.如权利要求1所述的形成方法，其特征在于，所述第一刻蚀工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000瓦，刻蚀偏压射频电源功率为0瓦至1000瓦，刻蚀气体至少包括SF6，其中SF6的流量为200SCCM至2000SCCM，刻蚀时间为0.5秒至10秒。
6.如权利要求1所述的形成方法，其特征在于，所述钝化沉积工艺参数为：刻蚀腔室压力为50毫托至150毫托，刻蚀源射频电源功率为1000瓦至5000瓦，刻蚀偏压射频电源功率为0瓦至1000瓦，钝化沉积气体至少包括C4F8，其中C4F8的流量为200SCCM至1000SCCM，钝化沉积时间为0.5秒至7.5秒。
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