CN103646898B - 电子束检测晶圆缺陷的方法 - Google Patents

Abstract

本发明涉及一种电子束检测晶圆缺陷的方法，包括如下步骤：检测晶圆各芯片区表层电路与前层电路的over？lay值；根据各芯片区对应的over？lay值是否大于检测阈值，将晶圆表面划分为检测区与非检测区；其中，检测阈值位于各芯片区对应的over？lay值中最大值与最小值之间，检测区至少包括一芯片区；移动晶圆，对检测区中的每一芯片区以电子束扫描仪进行缺陷检测。其显著提升了晶圆缺陷检测的精度与效率，简单易行，便于在行业内推广应用。

Description

电子束检测晶圆缺陷的方法

技术领域

本发明涉及半导体加工制造领域，更具体地说，涉及一种电子束检测晶圆缺陷的方法。

背景技术

先进的集成电路制造工艺一般都包含几百步的工序，任何环节的微小错误都将导致整个芯片的失效，特别是随着电路关键尺寸的不断缩小，其对工艺控制的要求就越严格，所以在生产过程中为能及时地发现和解决问题都配置有光学和电子的缺陷检测设备对产品进行在线的检测。

光学及电子的缺陷检测，其工作的基本原理都是通过设备采集到几个芯片的信号，将芯片上的物理图像转换成为可由不同亮暗灰阶表示的数据图像。现有技术中一种检测晶圆上缺陷的方法为，通过对3个芯片（芯片A、B和C）的图像数据进行同时采集，假定芯片B上有一缺陷，所得图像如图1A所示，然后通过B芯片和A芯片的比较得出有信号差异的位置，如图1B所示，再通过B芯片和C芯片的比较得出有信号差异的位置，如图1C所示，那么这两个对比结果中相对应的、差异互补的位置就是在B芯片上检测到的缺陷位置。

由于集成电路是由很多层电路叠合而成，因此必须保证每一层电路与其前一层或后一层的对准精度，如果对准精度超出设定范围，整个电路会产生缺陷，而不能实现其设计功能。先进的集成电路制造工艺中不同层次电路图形的对准度是影响一个芯片整体电学性能非常重要的关键参数，在每一层电路的制作过程中，都要与前层电路进行对准精度的测量，即Overlay值量测。

前段制造工艺的主要结构叠堆是栅极和接触孔，后段制造工艺的叠堆主要是通孔和金属线，图2示出接触孔和多晶硅的栅极没有对准时由电子束缺陷扫描仪得到的图像。

一方面，若前段工艺中某一芯片区发生层间电路未对准的情况，更易在后段工艺中在对同一芯片区检测时发现晶圆缺陷，反之，则发现缺陷几率相对降低。因此，对于芯片区而言，其层间电路的对准精度与缺陷的出现几率直接相关。若对晶圆上各芯片区域进行同一尺度的电子束检测，实为检测工艺的浪费。

另一方面，电子束缺陷扫描仪的检测速率非常慢，一般需要花费100个小时才能完成一片晶圆的扫描，若仅凭电子束缺陷扫描仪对晶圆缺陷进行监控，会使得工艺效率很低。

因此，业内需要一种精度更高、效率也更高的电子束检测晶圆缺陷的方法。

发明内容

本发明的目的在于提供一种精度高、效率高的电子束检测晶圆缺陷的方法。

为实现上述目的，本发明一技术方案如下：

一种电子束检测晶圆缺陷的方法，包括如下步骤：a)、检测晶圆各芯片区表层电路与前层电路的overlay值；b)、根据各芯片区对应的overlay值是否大于检测阈值，将晶圆表面划分为检测区与非检测区；其中，检测阈值位于各芯片区对应的overlay值中最大值与最小值之间，检测区至少包括一芯片区；c)、移动晶圆，对检测区中的每一芯片区以电子束扫描仪进行缺陷检测。

优选地，检测阈值根据检测区中的芯片区数目占晶圆全部芯片区数目的20-30%来确定。

优选地，晶圆置于一载物台上，载物台包括一水平轨道和一垂直轨道，步骤c)中，载物台沿水平轨道或垂直轨道运动以移动晶圆。

本发明提供的电子束检测晶圆缺陷的方法，根据各芯片区的overlay值是否大于检测阈值，将晶圆表面划分为检测区与非检测区，仅针对检测区进行电子束扫描检测，显著提升了晶圆缺陷检测的精度与效率。该方法所需的overlay数据可从前步工艺中直接获得，因而该方法简单易行，便于在行业内推广应用。

附图说明

图1A-1C示出现有技术中一晶圆缺陷检测方法示意图；

图2示出接触孔和多晶硅的栅极没有对准时由电子束缺陷扫描仪得到的图像；

图3示出本发明一实施例提供的电子束检测晶圆缺陷的方法的流程示意图；

图4A-4B示出本发明一实施例中晶圆各芯片区对应的overlay值分布及检测区划分示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

需要说明的是，晶圆上包括多个芯片区，芯片之间以切割道隔开，检测晶圆缺陷实质上为分别检测每枚芯片上的缺陷。晶圆置于一载物台上，载物台包括一水平轨道和一垂直轨道，载物台可沿水平轨道或垂直轨道运动，从而移动晶圆。

如图3所示，本发明第一实施例提供的电子束检测晶圆缺陷的方法，包括如下步骤：

步骤S10、检测晶圆各芯片区表层电路与前层电路的overlay值。

具体地，当晶圆从前端工艺设备出来后会进入到量测电路overlay值的工序，可以得到如图4A所示的晶圆范围内各芯片区的overlay值分布示意图。根据不同的工艺，各芯片区overlay值的变化范围可能在1-10nm之间并在晶圆上随机分布，overlay值较高的芯片区可能在后续的蚀刻工艺中造成缺陷。

该步骤S10中，将上述overlay值分布信息自动存储到连接电子束缺陷检测设备的数据库中，以便在后续步骤中直接调用。

步骤S11、根据各芯片区对应的overlay值是否大于检测阈值，将晶圆表面划分为检测区与非检测区。

其中，检测阈值位于步骤S10中获得的各芯片区对应的overlay值中最大值与最小值之间，检测区应至少包括一芯片区。

在晶圆各芯片区的overlay值分布如图4A所示的具体情况下，各芯片区overlay值中最大值为10nm，最小值为1nm，选定检测阈值为6nm，根据该检测阈值将晶圆表面划分为检测区与非检测区后，检测区如图4B中以黑色标示的芯片区部分，具体包括6个芯片区，均位于晶圆的边缘部，对应的overlay值分别为7nm、8nm、8nm、9nm、9nm和10nm，overlay值小于等于6nm的芯片区均被设定为非检测区；从而，在后续工艺中，仅对这6个芯片区进行电子束扫描检测。

进一步地，检测阈值的选定有多种方式，例如，可依据多次实验获得的数据确定，或可根据经验值确定，或可由overlay值中的平均值或中间值确定；根据本发明的优选实施方式，以满足如下条件来确定具体的检测阈值：检测区中包含的芯片区数目占晶圆全部芯片区数目的20-30%，此时，可以确保每片晶圆上缺陷出现几率最高的（对应overlay值较大）、20-30%的芯片区在后续步骤中被检测。

步骤S12、移动晶圆，对检测区中的每一芯片区以电子束扫描仪进行缺陷检测。

移动晶圆是通过使载物台沿水平轨道或垂直轨道运动而实现的。通过多次移动晶圆，使得检测区中的每一芯片区都经电子束扫描仪扫描检测。非检测区中的芯片区因对应的overlay值较小，缺陷出现几率相对较低，而无需检测。

本发明上述实施例提供的电子束检测晶圆缺陷的方法，将晶圆表面划分为检测区与非检测区，仅针对检测区进行电子束扫描检测，显著提升了晶圆缺陷的检测精度与检测效率。该方法所需的overlay数据可从前步工艺中直接获得，因而该方法简单易行，便于在行业内推广应用。

可以理解，根据本发明的思想，只要依据各芯片区对应的overlay值而将晶圆表面划分为检测区与非检测区，并只对检测区进行电子束扫描检测，均可显著提升晶圆缺陷的检测效率与检测精度，对检测区中的芯片区数量与具体分布情况的改进，以及对选定用于判定检测区与非检测区的overlay值的检测阈值的改进，均应视为本发明的简单变形设计，应落入本发明的范围。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (5)

1.一种电子束检测晶圆缺陷的方法，包括如下步骤：

a)、当晶圆从前端工艺设备出来后，检测晶圆各芯片区表层电路与前层电路的overlay值；将上述overlay值分布信息自动存储到连接电子束缺陷检测设备的数据库中，以便在后续步骤中直接调用；

b)、在后续工艺中，根据所述数据库中各芯片区对应的overlay值是否大于检测阈值，将所述晶圆表面划分为检测区与非检测区；其中，所述检测阈值位于各芯片区对应的overlay值中最大值与最小值之间，所述检测区至少包括一所述芯片区，且所述检测阈值根据芯片区数目占晶圆全部芯片区数目的百分比调整；

c)、通过多次移动所述晶圆，仅对所述检测区中的每一芯片区以电子束扫描仪进行缺陷检测。

2.如权利要求1所述的方法，其特征在于，所述检测阈值根据所述检测区中的芯片区数目占所述晶圆全部芯片区数目的20-30％来确定。

3.如权利要求1所述的方法，其特征在于，所述晶圆置于一载物台上，所述载物台包括一水平轨道和一垂直轨道，所述步骤c)中，所述载物台沿所述水平轨道或垂直轨道运动以移动所述晶圆。

4.如权利要求1所述的方法，其特征在于，所述各芯片区overlay值中最大值为10nm，最小值为1nm。

5.如权利要求4所述的方法，其特征在于，所述检测阈值为6nm。