CN103605817B - 布局修改方法及系统 - Google Patents

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CN103605817B CN201310218309.3A CN201310218309A CN103605817B CN 103605817 B CN103605817 B CN 103605817B CN 201310218309 A CN201310218309 A CN 201310218309A CN 103605817 B CN103605817 B CN 103605817B
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Abstract

本发明提供一种方法，该方法包括：提供存储先前下线的集成电路(IC)布局的至少一部分的局部网表的非易失性机器可读存储介质，该局部网表代表用于制造具有使IC满足第一规格值的IC布局的IC的光掩模组。计算机识别IC布局中多个第一器件的固有子器件，使得由第二器件代替第一器件的固有子器件在修改后的IC布局中满足不同于第一规格值的第二规格值。生成至少一个布局掩模，并且将该至少一个布局掩模存储在可被用于形成至少一个附加光掩模的工具访问的至少一个非易失性机器可读存储介质中，使得将光掩模组和至少一个附加掩模用于根据修改后的IC布局制造IC。本发明还提供了布局修改方法及系统。

Description

布局修改方法及系统
本申请要求于2012年6月5日提交的第61/655,634号美国临时专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及用于半导体集成电路(IC)设计以及光掩模布局生成的电子设计自动化工具。
背景技术
半导体晶圆代工厂(foundry)与标准单元库供应商正不断地提高标准单元和再重复使用部件的设计。
用于集成电路的现代设计工艺广泛用于模块化部件。电路设计者通常以寄存器传输级(RTL)提出设计描述。该RTL源代码描述(例如，Verilog代码)被编译为“单元”的实例。单元是诸如栅极或存储位单元的电路的基本构件块。单元实现逻辑或其他电子功能。多个晶圆代工厂和独立的单元库供应商提供标准单元库。在具体的集成电路技术使用中，这些库中的单元已经被模型化和标准化。在IC平面布置图中，电子设计自动化(EDA)工具将所选择的标准单元放置在合适位置处，并且对多个单元之间的互连件进行布线以生成IC布局。生成布局之后，进行一系列的检查和验收程序，包括设计规则检查(DRC)和布局与原理图一致性(LVS)检查。当设计已经通过了检查程序时，生成结束命令并下线。使用诸如GDSII或Oasis的标准格式向晶圆代工厂发布该布局。
IC设计者使用在设计指定IC时可用的标准单元库设计电路。指定IC的最初发布之后，晶圆代工厂和单元库供应商继续使用新的单元设计来提高他们的单元库。对于IC设计者来说，重新设计使用稍后开发的单元设计的他们的IC成本高。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种方法，包括：提供非易失性机器可读存储介质，所述非易失性机器可读存储介质存储先前下线的集成电路(IC)布局的至少一部分的局部网表，所述局部网表代表用于制造具有使IC满足第一规格值的IC布局的IC的光掩模组；通过计算机识别所述IC布局中的多个第一器件的固有子器件，使得通过第二器件代替所述第一器件的所述固有子器件在修改后的IC布局中满足不同于所述第一规格值的第二规格值；以及生成至少一个布局掩模并将所述至少一个布局掩模存储在可通过用于形成至少一个附加光掩模的工具访问的至少一个非易失性机器可读存储介质中，使得将所述光掩模组和所述至少一个附加光掩模用于根据所述修改后的IC布局制造IC。
在该方法中，在不改变所述光掩模组中的任何光掩模的情况下实施生成步骤。
在该方法中，将所述光掩模组用于实施多个半导体工艺步骤；以及将附加光掩模配置成选择性地针对多个工艺步骤中的一个工艺步骤改变所述第一器件的固有子器件的总曝光时间，使得所述第一器件的所述固有子器件在所述一个工艺步骤中的工艺时间不同于排除在所述固有子器件之外的任何第一器件在所述一个工艺步骤中的工艺时间。
在该方法中，将所述附加光掩模配置成选择性地针对栅极绝缘层形成工艺改变所述第一器件的所述固有子器件的曝光时间。
在该方法中，将所述附加光掩模配置成选择性地针对离子注入工艺改变所述第一器件的所述固有子器件的曝光时间。
在该方法中，将所述附加光掩模配置成选择性地改变所述第一器件的所述固有子器件的栅极侧壁间隔件的长度。
在该方法中，提供包括所述局部网表的介质的步骤包括：(a)识别所述先前下线的IC布局的所述部分中的多个标准单元；以及(b)识别所述多个标准单元之间的互连，其中，步骤(a)和(b)基于所述光掩模组的布局检查。
在该方法中，步骤(a)包括：将单元库的标准单元的至少一层的特征与所述光掩模组中的至少一个光掩模的相应特征进行比较；以及如果所述标准单元的所述至少一层的特征与所述至少一个光掩模中的所述相应特征相匹配，则将该特征识别为所述标准单元的实例的一部分。
在该方法中，所述布局检查包括布局的GDSII描述的检查。
在该方法中，提供存储所述局部网表的介质的步骤包括：提供先前用于制造所述光掩模组的门级网表。
在该方法中，识别所述多个第一器件的所述固有子器件的步骤包括：识别所述IC布局中的第一触发器和第二触发器；识别连接在所述第一触发器和所述第二触发器之间的一个或多个标准单元的序列；计算由所述一个或多个标准单元的序列处理的信号所产生的总延迟；将所述总延迟和与所述第二规格值相关的性能目标进行比较；以及如果所述总延迟与所述性能目标的之差大于阈值，则在所述固有子器件中包括所述一个或多个标准单元的序列。
在该方法中，如果所述总延迟比所述性能目标长所述阈值，则实施生成所述至少一个布局掩模的步骤，从而所述附加光掩模使所述IC布局中的所述第二器件相对于所述第一器件具有提高的性能。
在该方法中，如果所述总延迟比所述性能目标短所述阈值，则实施生成至少一个布局掩模的步骤，从而所述附加光掩模使所述IC布局中的所述第二器件相对于所述第一器件具有降低的功耗。
根据本发明的另一方面，提供了一种系统，包括：非易失性机器可读存储介质，存储先前下线的集成电路(IC)布局的至少一部分的局部网表，所述局部网表代表用于制造具有使所述IC满足第一规格值的IC布局的IC的光掩模组；至少一个处理器，被配置成识别所述IC布局中的多个第一器件的固有子器件，使得通过第二器件代替所述第一器件的所述固有子器件在修改后的IC布局中满足不同于所述第一规格值的第二规格值；以及所述至少一个处理器，进一步被配置成生成至少一个布局掩模并将所述至少一个布局掩模存储在可通过用于形成至少一个附加光掩模的工具访问的至少一个非易失性机器可读存储介质中，使得所述光掩模组和所述至少一个附 加光掩模用于根据所述修改后的IC布局制造IC。
在该系统中，所述光掩模组用于实施多个半导体工艺步骤；以及所述至少一个处理器被配置成生成所述附加布局掩模，使得附加光掩模被配置成选择性地针对所述多个工艺步骤中的一个工艺步骤改变所述第一器件的所述固有子器件的总曝光时间，使得所述第一器件的所述固有子器件在所述一个工艺步骤中的工艺时间不同于排除在所述固有子器件之外的任何第一器件在所述一个工艺步骤中的工艺时间。
在该系统中，所述处理器被进一步配置成通过以下步骤生成并存储所述局部网表：将单元库的标准单元的至少一层的特征与所述光掩模组中的至少一个光掩模的相应特征进行比较；以及如果所述标准单元的所述至少一层的特征与所述至少一个光掩模中的所述相应特征相匹配，则将该特征识别为所述标准单元的实例的一部分。
在该系统中，所述处理器被进一步配置成通过以下步骤识别所述多个第一器件的所述固有子器件：识别所述IC布局中的第一触发器和第二触发器；识别连接在所述第一触发器和所述第二触发器之间的一个或多个标准单元的序列；计算由所述一个或多个标准单元的序列处理的信号所产生的总延迟；将所述总延迟和与所述第二规格值相关的性能目标进行比较；以及如果所述总延迟与所述性能目标的差值大于阈值，则在所述固有子器件中包括所述一个或多个标准单元的序列。
根据又一方面，提供了一种非易失性计算机可读存储介质，包括至少一个并且通过计算机程序指令进行编码，使得当计算机执行所述计算机程序指令时，所述计算机执行包括以下步骤的方法：访问包括先前下线的集成电路(IC)布局的至少一部分的局部网表的非易失性机器可读存储介质，所述局部网表代表用于制造具有使IC满足第一规格值的IC布局的IC的光掩模组；通过所述计算机识别所述IC布局中的多个第一器件的固有子器件，使得通过第二器件代替所述第一器件的所述固有子器件在修改后的IC布局中满足不同于所述第一规格值的第二规格值；在所述计算机中生成至少一个布局掩模并将所述至少一个布局掩模存储在可通过用于形成至少一个附加光掩模的工具访问的至少一个非易失性机器可读存储介质中，使得 所述光掩模组和所述至少一个附加光掩模用于根据所述修改后的IC布局制造IC。
在该非易失性计算机可读存储介质中，所述计算机程序指令用于配置所述计算机以通过以下步骤生成并存储所述局部网表：将单元库的标准单元的至少一层的特征与所述光掩模组中的至少一个光掩模中的相应特征进行比较；以及如果所述标准单元的至少一层的特征与所述至少一个光掩模中的相应特征相匹配，则将该特征识别为所述标准单元的实例的一部分。
在该非易失性计算机可读存储介质中，所述计算机程序指令用于配置所述计算机通过以下步骤识别所述多个第一器件的所述固有子器件：识别所述IC布局中的第一触发器和第二触发器；识别连接在所述第一触发器和所述第二触发器之间的一个或多个标准单元的序列；计算由所述一个或多个标准单元的序列处理的信号所产生的总延迟；将所述总延迟和与所述第二规格值相关的性能目标进行比较；以及如果所述总延迟与所述性能目标的差值大于阈值，则在所述固有子器件中包括所述一个或多个标准单元的序列。
附图说明
图1是用于没有根据源代码修改IC布局的系统的实施例的示意性框图；
图2是用于使用源代码修改IC布局的系统的实施例的示意性框图；
图3是系统的实例的硬件框图；
图4是修改布局的方法的流程图；
图5是生成通过图4中的GDSII的网表的步骤的流程图；
图6是识别图4中用于替换的器件的子器件(subset)的步骤的流程图；
图7A和图7B是示出使用单个附加掩模来选择性地改变器件子器件的栅极绝缘层厚度的示意性截面图；
图8A和8B是示出使用单个附加掩模来选择性地改变器件子器件的源极/漏极注入剂量的示意性截面图；
图9A和9B是示出使用单个附加掩模来选择性地改变器件子器件的栅 极长度的示意性截面图；
图10A至10C示出用于改进以前下线的IC设计的标志层布局掩模的三个实例；
图10D是用于初始IC布局以及使用图10A-10C的布局掩模修改为选择性地替换器件的布局的IDDQ结果的示图。
具体实施方式
对于示例性实施例的描述旨在接合附图进行阅读，附图被认为是整个撰写的描述的一部分。在描述期间，诸如“下部”、“上部”、“水平的”、“垂直的”、“在......之上”、“在......之下”、“向上”、“向下”、“顶部”以及“底部”的空间相对位置术语以及其衍生词(例如，“水平地”、“向下地”、“向上地”等)应该理解为指代讨论的要描述的或附图所示的定向。这些空间相对位置术语是为了便于描述，其并不要求以特定定向来构建或操作装置。
下面描述了用于修改IC设计的方法和系统。这些方法和系统适于在设计完成后(即，下线后)使用。使用这些技术，完成的设计可以被改进，以在不需要进入初始Verilog代码以及不需要改变现有光掩模组的情况下，通过增加一个或多个光掩模，利用相同技术节点的单元设计的改进。根据设计者的目标，布局修改可以提高速度或减少功耗。可以用较新的晶体管替换IC中晶体管的固有子器件，以获得设计者的新目标。在一些实施例中，可以通过添加单个布局掩模来补充用于制造IC的现有光掩模组来实现这种改变。新晶体管的特性可以不同于初始晶体管的特性，诸如，栅极绝缘层厚度、栅极长度或源极/漏极注入剂量。
图1是用于修改布局的系统的示意性框图。系统输入包括框100、102、104和106。
框100示出包括使用诸如GDSII、OASIS等的标准格式的布局描述的系统输入。布局描述可以使用市售的EDA工具，诸如，“IC COMPILER” TM(由加利福尼亚州Mountain View的Synopsys公司出售)生成，该工具可以包括也由Synopsys公司出售的诸如″ZROUTE″TM的放置和布线工具 304。也可以使用由加利福尼亚州圣何塞(San Jose)的Cadence DesignSystems公司出售的其他EDA工具302，诸如，“VIRTUOSO”用户设计平台，或者也可以使用Cadence的“ENCOUNTER”数字IC设计平台以及“VIRTUOSO”芯片装配布线器。除非以其他方式明确指出，否则下面所使用的术语“布局描述”指的是具有GDSII、OASIS等形式的输入信息。在图1的实施例中，将系统配置成使用布局描述生成布局修改而不需要查看初始RTL设计信息。
框102是至少一个“持续改善计划(CIP)”器件设计。持续改善计划器件是被优化的现有标准单元的变型，以提高诸如转换时间、阈值电压、泄漏等的选择特性。在一些实施例中，通过将单个光掩模添加至初始设计的光掩模组中来实现形成CIP器件的设计改变。在一些实施例中，CIP器件设计在栅极绝缘层厚度、源极/漏极注入剂量或栅极长度方面不同于初始单元库设计。
框104是用于IC的初始性能规格。这包括在静态时序分析期间要满足的规格以及功耗规格。
框106是新器件性能目标。例如，该目标可以是IC速度提高25％，或者功耗降低25％。
框108接收下线后(post-tapeout)布局描述，并生成用于时序临界电路的局部网表。该局部网表包括标准单元表和用于识别时序临界电路的导线和通孔的识别，该导线和通孔连接每个标准单元连接对。
框110基于新器件的定义结合改善器件的SPICE级模型来表示性能和功耗特征。
基于来自框108的电路拓扑结构、来自框110的电路特性和框104和106的初始及目标性能规格，框112进行时序/功耗优化。
框114生成用于生成附加光掩模的标志层布局掩模。布局掩模允许晶圆代工厂通过在布局掩模相应部分上覆盖专门的标志层或者日期型数字来选择性地将初始布局中的晶体管替换为改进晶体管。在一些实施例中，一起使用初始掩模组与单个附加光掩模，以制造具有临界电路中选择性替换为改进晶体管的IC，从而满足新的性能目标。
框116是提供给晶圆代工厂的新布局描述(例如，以GDSII格式)，新布局描述对应于初始设计加上用于选择性地用优化晶体管代替初始晶体管的子器件的附加布局掩模。
在晶圆代工厂中，使用该附加布局掩模并且进行逻辑操作以获得新布局。对于设计者或晶圆代工厂来说，这可能通过将该附加布局掩模与一些其他初始布局掩模相结合修改物理掩模来生成新物理掩模。
在一些实施例中，通过将单个新光掩模添加至初始光掩模组来进行某些类型的改变。例如，可以使用一个附加光掩模来实现仅在注入剂量方面不同于初始晶体管的新晶体管。在一些实施例中，某些类型的改变可以转变为多于一个的额外光掩模。例如，为了通过晶圆代工厂在相同管芯上生成不同的三个阈值电压等级，可以使用五个物理掩模。因此，本领域技术人员应该理解，布局掩模和实现新布局的实际物理光掩模的数量不是一一对应的。附加布局掩模提供给晶圆代工厂。然后，晶圆代工厂将布局掩模数据与初始布局数据相结合，从而提供合适的修改以实现选择性的CIP晶体管应用。
框118用于新器件的局部掩模工具。根据包含在布局中的新器件的类型的数量，可以将一个或多个附加光掩模添加至初始光掩模组。
在框120中，通过使用初始光掩模组加上一个或多个附加光掩模来制造改进电路。
图2是当初始设计数据库(例如，RTL描述，诸如，Verilog代码)对于全体人员来说可用于实现设计改变时的上述系统的示意性框图。在该实例中，框106、112、114、116、118和120与上面参照图1描述的相同，从而不再重复这些框的描述。提供存储局部网表的介质的步骤包括提供先前用于制造光掩模组的门级网表(gate level netlist)。
在该实例中，提供更稳定的输入组，所以没有使用框108和110。因此，如果使用者旨在使用具有完整设计数据库的系统，则可以使用没有框108或110的实施例。
系统的输入端包括框200、202和106。框200包括用于改进器件的SPICE级模型。
框202包括初始设计数据库(源代码)。在源代码中清楚地识别包含在布局中的标准单元以及要彼此连接的器件。因此，如果初始设计数据库可用，则可以直接实施时序临界路径的网表构建。然后，如果提供框200的模型，则可以通过代替初始器件的改进器件来评价电路性能。
一些实施例包括实施图1的流程的能力。一些实施例包括实现图2的流程的能力。根据数据是否可用，一些实施例包括实现图1的流程或图2的流程的能力。
图3是用于实施该方法的系统的计算机实现系统的硬件框图。
系统300包括至少一个可编程计算机302。在一些实施例中，在单个计算机中实施所有的程序功能。在其他实施例中，在两个或三个处理器之间分配图3所述的功能。可以以单个IC芯片、单个壳体中或多个不同主机中的多个芯片来实现两个或三个处理器。如果在多个主机之间分配功能，则可以通过网络(诸如，个人局域网(PAN)、局域网(LAN)、广域网(WAN)或诸如因特网的全球通信网络)配置或彼此连接主机。
提供用于检查布局描述的布局检查模块304。该模块检测布局中存在的标准单元，并识别连接指定标准单元对的完整的布线路径。
如上面参照图1的框108所讨论的，提供用于生成时序临界路径的局部网表的局部网表生成模块310。
提供用于在初始布局中选择由新器件取代的器件的模块312。
模块316生成附加布局掩模，以允许选择性地由新器件取代选择的初始器件，从而满足新性能或功率目标。
系统从至少一个非易失性计算机可读存储介质306中接收多个输入。尽管图3示出了两个介质306、308，但是可以使用任何数量的介质器件。因此，数据可以存储在单个器件或带状交错(striped across)的多个器件中。可以通过在PAN、LAN、WAN或因特网上的计算机302配置或访问这些器件。介质可以包括诸如RAM、ROM、CD-ROM、DVD-ROM、BD-ROM、硬盘驱动器、闪存、或任何其他非易失性的机器可读存储介质、或它们的任意组合的媒体。
在一些实施例中，系统基于下线的GDSII布局数据326和标准单元定 义328实施布局检查304和局部网表生成310。如果存在合适的可用数据，则根据这些数据重建局部网表。
在其他实施例中，在IC设计和单元源代码320可用时，可以直接生成用于时序临界功能的局部网表。忽视布局检查模块304。在这种情况下，介质也可以存储设计规则322和用于IC特定技术等级的技术具体数据324。由图3中的虚线框指示这些任选数据。
修改的布局318存储在非易失性机器可读存储介质中，该存储介质可以是存储输入的同一介质306或是不同介质。在一些实施例中，由晶圆代工厂生成新生成的布局掩模并且晶圆代工厂使用该新生成的布局掩模来制造附加光掩模。在其他实施例中，附加布局掩模由设计者生成并提供给晶圆代工厂。
图4是设计改进工艺的一个实施例的具体流程图。
在步骤400处，在初始命令结束且下线之后，例如，以GDSII数据格式生成初始布局描述。
在步骤402处，根据初始布局描述制造要在半导体制造工艺中使用的初始光掩模组。
在步骤406处，使用初始光掩模组制造满足第一组规格值的IC。
在步骤408处，制造晶圆代工厂或者标准单元库供应商可用的CIP器件。
在步骤410处，确定设计RTL源代码是否可用。如果源代码可用，则接下来实施步骤412。如果原代码不可用，则接下来实施步骤414。
在步骤412处，EDA工具使用初始源代码设计描述(例如，Verilog代码)来生成用于IC的局部网表。
在步骤414处，如果源代码不可用，则检查布局GDSII来识别局部网表。
在步骤416处，先前下线的集成电路(IC)布局的至少一部分的局部网表被存储在非易失性机器可读存储介质中。局部网表表示用于制造具有IC布局的IC的光掩模组，使得IC满足第一规格值。该步骤包括：在先前下线IC布局的部分中识别多个标准单元；以及识别多个标准单元之间的互 连件。
在步骤418处，计算机302识别IC布局中的多个第一器件的固有子器件，使得由第二器件替换第一器件的固有子器件在修改的IC布局中满足不同于第一规格值的第二规格值。
在步骤420处，生成至少一个布局掩模，并且将该至少一个布局掩模存储在至少一个非易失性机器可读存储介质(可通过用于形成至少一个附加光掩模的工具访问)中，使得光掩模组和该至少一个附加光掩模可以用于根据修改的IC布局制造IC。在不改变光掩模组中的任何光掩模的情况下实施生成步骤420。
在步骤422处，将初始光掩模组和附加光掩模用于制造包括一些第一器件(即，初始晶体管设计)的IC，并且改变用于其他第一器件的一个工艺步骤，从而替换为第二器件(即，改进器件)。在多个实施例中，这通过增加至少一个工艺步骤，或者通过改变或增加或者改变和增加的组合来实现。本文中所公开的工艺流程不需要对每个器件都进行改变的大规模工艺步骤改变。相反地，为了达到设计质量的折中，本发明允许用不同或特定器件替换下线设计中的一些器件(比总体少)。提供“附加”工艺步骤来区分要进行不同的处理这些“不同的”或“特定的”器件实例。
图5是设计源代码描述对于晶圆代工厂不可用的情况下的上述检查方法的流程图。
在步骤500处，检查布局描述GDSII。
在步骤502处，识别GDSII中的标准单元。例如，在一些实施例中，晶圆代工厂拥有与用于合成IC布局的标准单元库相对应的布局描述。每个标准单元都具有可以与在布局描述中检测的多边形相比较的多边形组。在一些实施例中，单层中的多边形足以唯一地识别特定标准单元。将比较单元库的标准单元的至少一层的特征与光掩模组的至少一个光掩模中的相应特征进行比较。如果标准单元的至少一层的特征与至少一个光掩模中的相应特征相匹配，则将检测的特征确定为标准单元的实例的一部分。
在步骤504处，确定标准单元对之间的互连件。例如，在一些实施例中，通过跟踪连接至一个单元的穿过连接路径中的每个连续层直到到达第 二单元的连接线和通孔来确定互连件。例如，如果M1层的导线和通孔连接至单元，则可以找到连接至另一金属层(例如，M2)中的相同通孔的导线。可以找到连接至相同导线的另一通孔，紧接接下来的导线层等。
在步骤506处，确定局部网表中的时序临界路径。下面在图6的讨论中描述该步骤的具体细节。
在图5的步骤508处，构建时序临界路径的局部网表，以包括在步骤506中所识别的时序临界路径。该局部网表存储在计算机可读存储介质中。
图6是识别时序临界路径的方法的具体流程图，在一些实施例中实施该方法，以用于识别多个第一器件的固有子器件。
在步骤600处，系统基于GDSII数据识别IC布局中包含第一触发器和第二触发器的触发器对。
在步骤602处，系统识别连接在第一触发器和第二触发器之间的一个或多个标准单元的序列。
在步骤604处，系统通过一个或多个标准单元的序列来计算被处理信号所引起的总延迟。通过基于标准单元库中每个器件的特性将用于路径中的每个元件的已知延迟加起来获得该总延迟。
在步骤606处，系统将总延迟和与第二规格值相关的性能目标相比较。例如，如果目标是提高IC速度，则计算机识别那些标准单元是触发器，并且确定引起一些延迟(该延迟长到足以违背新性能目标)的触发器之间是否存在标准单元的任何序列。如果存在，则对标准单元的序列进行加速，并且会被改进布局中的新的较快的器件代替。
尽管上面提供了包括标准单元的识别的实例，但是这在时序路径的检测中并不是必须的。尽管为了进行有效分析，一些实施例包括形成单元级局部网表，但是该方法的其他实施例可以构建晶体管级网表并获得时序临界路径。静态分析方法也是基于追踪晶体管、它们的连接件以及“反馈”(被连接的结构)可以提供等效的时序路径信息。为了通过晶体管级网表确定路径的起点和终点，该方法构建识别在状态元件中常规的“反馈”结构的连接图案数据库。
在目标是降低功耗的另一个实例中，计算机识别出标准单元是触发器， 并且确定在引起一些延迟(其比性能目标小得多(这表示设计余量))的触发器之间是否存在标准单元的任何序列。如果存在，则计算机确定可以使用具有较慢性能和降低功耗的新器件来减慢包含这些单元的路径并且节约能源，而没有违背新性能目标。
在步骤608处，确定总延迟和与第二规格值相关的新性能目标之间的差值的绝对值是否大于阈值。换句话说，系统确定两个触发器之间的总延迟以大于阈值长于或短于目标值。如果结果为真(TRUE)，则实施步骤610。如果结果为假(FALSE)，则实施步骤612。
在步骤610处，如果总延迟与性能目标值之差大于阈值，则一个或多个标准单元的序列包括在固有子器件中。利用包含CIP改进的第二器件代替序列中的第一器件。
在一些实施例中，目标是为了提高性能(速度)。如果总延迟以阈值长于性能目标，则实施生成至少一个布局掩模的步骤，使得附加光掩模导致IC布局中的第二器件相对于第一器件具有提高的性能。
在一些实施例中，目标是降低功耗。如果总延迟以阈值短于性能目标，则实施生成至少一个布局掩模的步骤，使得附加光掩模导致IC布局中的第二器件相对于第一器件具有降低的功耗。
在步骤612处，如果总延迟与性能目标之差大于阈值，则从固有子器件中排除一个或多个标准单元的序列。不替换序列中的第一器件。
在一些实施例中，初始光掩模组用于进行多个半导体工艺步骤；而附加光掩模被配置成选择性地针对多个工艺步骤中的一个改变第一器件固有子器件的总曝光时间，使得第一器件的固有子器件在一个工艺步骤中的工艺时间不同于排除在固有子器件之外的任何第一器件的一个工艺步骤中的工艺时间。图7A至图9B示出三个实例。图7A至图9B是示意性的，用于表示使用掩模控制暴露至多个工艺步骤中的区域。可以理解，实际掩模结构不同。
在多个实施例中，使用光掩模组用于实施多个半导体工艺步骤；计算机302被配置成生成附加布局掩模，使得附加光掩模被配置成选择性地针对多个工艺步骤中的一个改变第一器件的固有子器件的总曝光时间，使得 第一器件的固有子器件在一个工艺步骤中的工艺时间不同于排除在固有子器件之外的任何第一器件的一个工艺步骤中的工艺时间。在一些实施例中，在工艺步骤的总曝光时间包括用于两次实施工艺步骤(例如，沉积、注入、光刻胶曝光)的总时间，使得初始晶体管类型的器件只经历两次工艺步骤中的一次，新类型的晶体管经历两次工艺步骤。
由于初始光掩模组用于在改进布局中保持不变的所有的初始器件，所以不必从零开始重新设计初始IC，并且也不必替换初始光掩模组。此外，由于使用初始光掩模，所以不必为了进行改进而访问初始设计中使用的初始RTL(例如，Verilog)源代码。
在其他实施例中，如果多于一种类型的新器件被替换，则增加相应数量的布局掩模。对于每个新器件类型来说，IC中晶体管的相应的固有子器件选择性地经历两次相应的工艺步骤，以改变器件特性。
图7A和7B是示出了附加光掩模被配置成选择性地针对栅极绝缘层形成工艺改变第一器件700的固有子器件的曝光时间的实例的示意图。在图7A和7B中，为了容易理解所示的栅极绝缘层704、708，以虚线的形式示出源极/漏极区域702和栅电极706作为参考。图7A和7B集中在栅极绝缘层沉积时的器件结构。本领域技术人员可以理解的是，在该工艺阶段中，还没有形成栅电极层706，而且也没有蚀刻栅极绝缘层704。还示出了浅沟槽隔离(STI)区701。
图7A示意性地示出初始光掩模P1，该初始光掩模具有与要沉积在衬底表面上的栅极绝缘层704材料相对应的相同孔A1和A2。例如，可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等来沉积栅极绝缘层704。掩模P1与用于制造初始布局设计的掩模相同。该掩模用于生成同样的晶体管700。在示出的两个器件中获得厚度为T1的栅极绝缘层。
图7B中，示出仅具有孔A2的第二光掩模P2，该第二光掩模用于选择性地允许仅在右侧器件710上沉积栅极绝缘材料。因此，器件710的栅极绝缘层的厚度T2大于器件700的厚度T1。因此，对于要被替换的器件的固有子器件而言，增加了第二栅极绝缘层沉积步骤，使得用于选择器件的 总厚度增加。没有被第二掩模P2暴露的器件700保持初始厚度。
附加掩模允许栅极绝缘层厚度具有差别。尽管图7A和图7B的实例示出了保持在器件700中的初始厚度T1和新器件710中的较厚的厚度T2，但是类似技术可以用于选择性地制造薄于初始厚度T1的器件700的栅极绝缘层，而器件710的绝缘层的厚度等于初始厚度T1。然后，具有较薄的栅极绝缘层的器件组应该为新器件。因此，该技术可以用于相对于下线布局中所使用的初始器件来实现较厚或者较薄的栅极绝缘层。
图8A和8B示例性地示出实例，其中，附加光掩模P2被配置成针对离子注入工艺选择性地改变第一器件的固有子器件的曝光时间。
图8A示意性地示出用于控制注入掺杂物的区域的初始掩模。图8A中，示出了一对晶体管800，每个均具有源极/漏极区域802、栅极绝缘层804和栅电极806。也示出了STI区域801。示出了用于提供源漏极注入的第一掩模P1。两个晶体管800都暴露于相同的注入剂量下。在该实例中，注入N型离子，使得每个源极漏极区域都是具有相同注入剂量的N+型区域。
在图8B中，附加掩模P2保护左侧晶体管800，而暴露右侧晶体管，以允许额外的注入剂量，以提供源极/漏极注入区802’，该注入区802’的离子浓度高于区域802的离子浓度。
附加掩模P2允许源极/漏极注入剂量具有差别。尽管图8A和8B的实例示出了保持在器件800中的初始剂量N+以及新器件810中的较高剂量N++，但是类似技术可以用于选择性地使器件800的注入剂量小于初始剂量，而使用于器件810的源极/漏极区域802’的剂量等于初始剂量。具有较少剂量的器件组是新器件。因此，该技术可以用于相对于下线布局中使用的初始器件来实现较高或较低的源极/漏极注入剂量。
图9A和9B示意性地示出另一个实例，其中，附加光掩模被配置成选择性地改变第一器件的固有子器件的栅极侧壁间隔件的长度。在图案化之前示出栅极绝缘层904和栅电极层906。以虚线形式示出形成源极/漏极区902的位置。也示出了SIT区901。
在图9A和9B中，使用掩模P1和P2来选择性地暴露部分光刻胶912。在图9A中，掩模P1在要形成栅电极906的区域上方暴露光刻胶912的部 分914。掩模P1具有相同的孔A1和A2，使得初始布局的两个晶体管900是相同的，且具有相同的栅极长度L1。
图9B示出附加掩模，该掩模用于进一步暴露光刻胶912的一部分。在该实例中，使用负性光刻胶，使得光刻胶层912暴露在光中的部分914变成不溶于光致抗蚀剂。然后，光刻胶的未暴露部分被光刻胶显影液溶解。在图9B中，附加掩模P2在要形成新器件910的栅电极的位置上方具有较大的孔A3。这允许附加区域918被暴露，从而导致这些区域不可溶。结果，随后形成的栅极长度L2长于初始器件的栅极长度L1。
图10A至图10C分别示出三个不同的布局掩模1001、1002、1003，这些布局掩模可以用于相同的初始IC布局，以分别选择要被用于减少泄漏的优化器件代替的IC中的器件(例如，晶体管)的不同的第一子器件、第二子器件和第三子器件。图1OD示出了模拟结果。曲线1010示出了用于初始IC布局的静态电源电流(IDDQ)。曲线1011示出使用布局掩模1001和初始掩模组的IDDQ。曲线1012示出使用布局掩模1002和初始掩模组的IDDQ。曲线1013示出使用布局掩模1003和初始掩模组的IDDQ。这些结果示出了：每个布局掩模都生成用于IC的不同的IDDQ分布，而不需要牺牲性能规格的灵活性。
尽管上面描述了使用布局掩模选择通过改进的晶体管替换的IC中的晶体管的子器件的实例，但是在其他实施例中，使用布局掩模选择性地提升其他器件，诸如，二极管、MOS电容器和变容二极管。
在一些实施例中，方法包括：提供非易失性机器可读存储介质，该介质存储先前下线的集成电路(IC)布局的至少一部分的局部网表，局部网表代表用于制造具有使IC满足第一规格值的IC布局的IC的光掩模组。计算机识别IC布局中多个第一器件的固有子器件，使得由第二器件代替第一器件的固有子器件在修改后的IC布局中满足不同于第一规格值的第二规格值。生成至少一个布局掩模，并且该至少一个布局掩模被存储在可被用于形成至少一个附加光掩模的工具访问的至少一个非易失性机器可读存储介质中，使得将光掩模组和至少一个附加掩模用于根据修改后的IC布局制造IC。
在一些实施例中，系统包括非易失性机器可读存储介质，存储先前下线的集成电路(IC)布局的至少一部分的局部网表，该局部网表代表用于制造具有使IC满足第一规格值的IC布局的IC的光掩模组。至少一个处理器被配置成识别IC布局中多个第一器件的固有子器件，使得由第二器件代替第一器件的固有子器件在修改后的IC布局中满足不同于第一规格值的第二规格值。至少一个处理器进一步被配置成生成至少一个布局掩模并将该至少一个布局掩模存储在可被用于形成至少一个附加光掩模的工具访问的至少一个非易失性机器可读存储介质中，使得将光掩模组和至少一个附加掩模用于根据修改后的IC布局来制造IC。
在一些实施例中，利用计算机程序指令进行编码的至少一个非易失性计算机可读存储介质，使得当计算机执行计算机程序指令时，计算机执行该方法，其中，该方法包括：访问非易失性机器可读存储介质，该介质包括先前下线的集成电路(IC)布局的至少一部分的局部网表，该局部网表代表用于制造具有使IC满足第一规格值的IC布局的IC的光掩模组。计算机识别IC布局中多个第一器件的固有子器件，使得由第二器件代替第一器件的固有子器件在修改后的IC布局中满足不同于第一规格值的第二规格值。生成至少一个布局掩模，并且该至少一个布局掩模被存储在可通过用于形成至少一个附加光掩模的工具访问的至少一个非易失性机器可读存储介质中，使得将光掩模组和至少一个附加掩模用于根据修改后的IC布局来制造IC。
可以至少部分以计算机可执行程序和用于实施这些程序的装置的形式来实现本文中所述的方法和系统。也可以至少部分利用计算机程序代码进行编码的有形非易失性机器可读存储介质的形式来实现所公开的方法。在多个实施例中，例如，介质包括，RAM、ROM、CD-ROM、DVD-ROM、BD-ROM、硬盘驱动器、闪存、或任何其他非易失性机器可读存储介质，其中，当计算机执行计算机程序代码时，计算机变成用于实施该方法的装置。当计算机访问该计算机程序代码时，该计算机变成实施该方法的专用计算机。当在通用处理器上实现时，计算机程序代码段将该处理器配置成生成专用逻辑电路。可选地，可以至少部分以由用于执行该方法的专用集 成电路形成的数字信号处理器的形式来实现该方法。
尽管已经根据示例性实施例描述了该主题，但本发明不限于此。而且，应该将所附权利要求广泛地理解为包括可以由本领域技术人员制作的其他变型例和实施例。

Claims (20)

1.一种用于修改布局的方法，包括：
提供非易失性机器可读存储介质，所述非易失性机器可读存储介质存储先前下线的集成电路(IC)布局的至少一部分的局部网表，所述局部网表代表用于制造具有使集成电路满足第一规格值的集成电路布局的集成电路的光掩模组；
通过计算机识别所述集成电路布局中的多个第一器件的固有子器件，使得通过第二器件代替所述第一器件的所述固有子器件在修改后的集成电路布局中满足不同于所述第一规格值的第二规格值；以及
生成与所述多个第一器件的固有子器件相对应的至少一个布局掩模并将所述至少一个布局掩模存储在至少一个非易失性机器可读存储介质中，所述布局掩模可通过用于形成至少一个附加光掩模的工具访问，所述至少一个附加光掩模改变使用所述光掩模组中的一个执行的工艺步骤，使得将所述光掩模组和所述至少一个附加光掩模用于根据所述修改后的集成电路布局制造集成电路。
2.根据权利要求1所述的用于修改布局的方法，其中，在不改变所述光掩模组中的任何光掩模的情况下实施生成步骤。
3.根据权利要求1所述的用于修改布局的方法，其中，
将所述光掩模组用于实施多个半导体工艺步骤；以及
将附加光掩模配置成选择性地针对多个工艺步骤中的一个工艺步骤改变所述第一器件的固有子器件的总曝光时间，使得所述第一器件的所述固有子器件在所述一个工艺步骤中的工艺时间不同于排除在所述固有子器件之外的任何第一器件在所述一个工艺步骤中的工艺时间。
4.根据权利要求3所述的用于修改布局的方法，其中，将所述附加光掩模配置成选择性地针对栅极绝缘层形成工艺改变所述第一器件的所述固有子器件的曝光时间。
5.根据权利要求3所述的用于修改布局的方法，其中，将所述附加光掩模配置成选择性地针对离子注入工艺改变所述第一器件的所述固有子器件的曝光时间。
6.根据权利要求3所述的用于修改布局的方法，其中，将所述附加光掩模配置成选择性地改变所述第一器件的所述固有子器件的栅极侧壁间隔件的长度。
7.根据权利要求1所述的用于修改布局的方法，其中，提供包括所述局部网表的介质的步骤包括：
(a)识别所述先前下线的集成电路布局的部分中的多个标准单元；以及
(b)识别所述多个标准单元之间的互连，其中，步骤(a)和(b)基于所述光掩模组的布局检查。
8.根据权利要求7所述的用于修改布局的方法，步骤(a)包括：
将单元库的标准单元的至少一层的特征与所述光掩模组中的至少一个光掩模的相应特征进行比较；以及
如果所述标准单元的所述至少一层的特征与所述至少一个光掩模中的所述相应特征相匹配，则将该特征识别为所述标准单元的实例的一部分。
9.根据权利要求7所述的用于修改布局的方法，其中，所述布局检查包括布局的GDSII描述的检查。
10.根据权利要求1所述的用于修改布局的方法，其中，提供存储所述局部网表的介质的步骤包括：提供先前用于制造所述光掩模组的门级网表。
11.根据权利要求1所述的用于修改布局的方法，其中，识别所述多个第一器件的所述固有子器件的步骤包括：
识别所述集成电路布局中的第一触发器和第二触发器；
识别连接在所述第一触发器和所述第二触发器之间的一个或多个标准单元的序列；
计算由所述一个或多个标准单元的序列处理的信号所产生的总延迟；
将所述总延迟和与所述第二规格值相关的性能目标进行比较；以及
如果所述总延迟与所述性能目标之差大于阈值，则在所述固有子器件中包括所述一个或多个标准单元的序列。
12.根据权利要求11所述的用于修改布局的方法，其中，如果所述总延迟以所述阈值长于所述性能目标，则实施生成所述至少一个布局掩模的步骤，从而所述附加光掩模使所述集成电路布局中的所述第二器件相对于所述第一器件具有提高的性能。
13.根据权利要求11所述的用于修改布局的方法，其中，如果所述总延迟以所述阈值短于所述性能目标，则实施生成至少一个布局掩模的步骤，从而所述附加光掩模使所述集成电路布局中的所述第二器件相对于所述第一器件具有降低的功耗。
14.一种用于修改布局的系统，包括：
非易失性机器可读存储介质，存储先前下线的集成电路(IC)布局的至少一部分的局部网表，所述局部网表代表用于制造具有使所述集成电路满足第一规格值的集成电路布局的集成电路的光掩模组；
至少一个处理器，被配置成识别所述集成电路布局中的多个第一器件的固有子器件，使得通过第二器件代替所述第一器件的所述固有子器件在修改后的集成电路布局中满足不同于所述第一规格值的第二规格值；以及
所述至少一个处理器，进一步被配置成生成与所述多个第一器件的固有子器件相对应的至少一个布局掩模并将所述至少一个布局掩模存储在至少一个非易失性机器可读存储介质中，所述布局掩模可通过用于形成至少一个附加光掩模的工具访问，所述至少一个附加光掩模改变使用所述光掩模组中的一个执行的工艺步骤，使得所述光掩模组和所述至少一个附加光掩模用于根据所述修改后的集成电路布局制造集成电路。
15.根据权利要求14所述的用于修改布局的系统，其中，
所述光掩模组用于实施多个半导体工艺步骤；以及
所述至少一个处理器被配置成生成附加布局掩模，使得附加光掩模被配置成选择性地针对所述多个半导体工艺步骤中的一个半导体工艺步骤改变所述第一器件的所述固有子器件的总曝光时间，使得所述第一器件的所述固有子器件在所述一个工艺步骤中的工艺时间不同于排除在所述固有子器件之外的任何第一器件在所述一个工艺步骤中的工艺时间。
16.根据权利要求14所述的用于修改布局的系统，其中，所述至少一个处理器被进一步配置成通过以下步骤生成并存储所述局部网表：
将单元库的标准单元的至少一层的特征与所述光掩模组中的至少一个光掩模的相应特征进行比较；以及
如果所述标准单元的所述至少一层的特征与所述至少一个光掩模中的所述相应特征相匹配，则将该特征识别为所述标准单元的实例的一部分。
17.根据权利要求14所述的用于修改布局的系统，其中，所述至少一个处理器被进一步配置成通过以下步骤识别所述多个第一器件的所述固有子器件：
识别所述集成电路布局中的第一触发器和第二触发器；
识别连接在所述第一触发器和所述第二触发器之间的一个或多个标准单元的序列；
计算由所述一个或多个标准单元的序列处理的信号所产生的总延迟；
将所述总延迟和与所述第二规格值相关的性能目标进行比较；以及
如果所述总延迟与所述性能目标的差值大于阈值，则在所述固有子器件中包括所述一个或多个标准单元的序列。
18.一种用于布局修改的方法，所述方法包括以下步骤：
访问包括先前下线的集成电路(IC)布局的至少一部分的局部网表的非易失性机器可读存储介质，所述局部网表代表用于制造具有使集成电路满足第一规格值的集成电路布局的集成电路的光掩模组；
通过计算机识别所述集成电路布局中的多个第一器件的固有子器件，使得通过第二器件代替所述第一器件的所述固有子器件在修改后的集成电路布局中满足不同于所述第一规格值的第二规格值；
在所述计算机中生成与所述多个第一器件的固有子器件相对应的至少一个布局掩模并将所述至少一个布局掩模存储在至少一个非易失性机器可读存储介质中，所述布局掩模可通过用于形成至少一个附加光掩模的工具访问，所述至少一个附加光掩模改变使用所述光掩模组中的一个执行的工艺步骤，使得所述光掩模组和所述至少一个附加光掩模用于根据所述修改后的集成电路布局制造集成电路。
19.根据权利要求18所述的用于布局修改的方法，其中，所述计算机的程序指令用于配置所述计算机以通过以下步骤生成并存储所述局部网表：
将单元库的标准单元的至少一层的特征与所述光掩模组中的至少一个光掩模中的相应特征进行比较；以及
如果所述标准单元的至少一层的特征与所述至少一个光掩模中的相应特征相匹配，则将该特征识别为所述标准单元的实例的一部分。
20.根据权利要求19所述的用于布局修改的方法，其中，所述计算机的程序指令用于配置所述计算机通过以下步骤识别所述多个第一器件的所述固有子器件：
识别所述集成电路布局中的第一触发器和第二触发器；
识别连接在所述第一触发器和所述第二触发器之间的一个或多个标准单元的序列；
计算由所述一个或多个标准单元的序列处理的信号所产生的总延迟；
将所述总延迟和与所述第二规格值相关的性能目标进行比较；以及
如果所述总延迟与所述性能目标的差值大于阈值，则在所述固有子器件中包括所述一个或多个标准单元的序列。
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