CN113011122A - 用于减少迁移错误的方法和系统 - Google Patents

用于减少迁移错误的方法和系统 Download PDF

Info

Publication number
CN113011122A
CN113011122A CN201911315931.XA CN201911315931A CN113011122A CN 113011122 A CN113011122 A CN 113011122A CN 201911315931 A CN201911315931 A CN 201911315931A CN 113011122 A CN113011122 A CN 113011122A
Authority
CN
China
Prior art keywords
netlist
version
block
errors
migration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911315931.XA
Other languages
English (en)
Inventor
桑迪·库马·戈埃尔
安基达·帕帝达
李云汉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiji Telecom Nanjing Co ltd
TSMC Nanjing Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiji Telecom Nanjing Co ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiji Telecom Nanjing Co ltd, Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiji Telecom Nanjing Co ltd
Priority to CN201911315931.XA priority Critical patent/CN113011122A/zh
Priority to US16/788,949 priority patent/US11055455B1/en
Priority to TW109144574A priority patent/TWI764439B/zh
Publication of CN113011122A publication Critical patent/CN113011122A/zh
Priority to US17/365,468 priority patent/US11699010B2/en
Priority to US18/350,129 priority patent/US20230351081A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/323—Translation or migration, e.g. logic to logic, hardware description language [HDL] translation or netlist translation
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3315—Design verification, e.g. functional simulation or model checking using static timing analysis [STA]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3323—Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/12—Timing analysis or timing optimisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Architecture (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本公开涉及用于减少迁移错误的方法和系统。一种方法(减少第一网表到第二网表的迁移中的错误，第一和第二网表表示相应的第一和第二半导体工艺技术(SPT)节点下的电路设计的相应的第一和第二实现方式，至少第二网表被存储在非暂态计算机可读介质上)，所述方法包括：针对附加候选检查时序约束列表，该时序约束列表与代表第二实现方式的初始网表相对应；关于逻辑等效性检查(LEC)上下文，基于附加候选增加比较点的数量，产生第二网表的第一版本；在第二网表的第一版本和第一网表之间执行LEC，从而标识迁移错误；以及修正第二网表的第一版本以减少迁移错误，从而产生第二网表的第二版本。

Description

用于减少迁移错误的方法和系统
技术领域
本公开总体涉及用于减少迁移错误的方法和系统。
背景技术
关于半导体器件，随着从第一(通常是较旧的)半导体工艺技术(SPT)节点向第二(通常是较新的)SPT节点的发展，通常将电路设计从第一SPT节点下的第一实现方式缩小(或缩放或迁移)到第二SPT节点下的相应的第二实现方式。典型地，电路设计迁移的优点包括例如器件尺寸减小、器件操作速度增加、器件成本降低、器件的寿命周期延长等。
通常，第二SPT节点下的第二组设计规则与第一SPT节点下的第一组设计规则之间存在差异。因此，在电路设计的迁移过程中会出现大量违反第二组设计规则的情况。确定第二SPT节点下的第二实现方式是迭代过程。每次迭代，第二实现方式中的错误(例如，违反第二组设计规则)都会减少。
发明内容
根据本公开的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：减少第一网表到第二网表的迁移中的错误，所述第一网表和所述第二网表表示相应的第一半导体工艺技术(SPT)节点和第二半导体工艺技术(SPT)节点下的电路设计的相应的第一实现方式和第二实现方式，至少所述第二网表被存储在非暂态计算机可读介质上，减少错误包括：针对附加候选检查时序约束列表，所述时序约束列表与代表所述第二实现方式的初始网表相对应；关于逻辑等效性检查(LEC)上下文，基于所述附加候选来增加比较点的数量，产生所述第二网表的第一版本；在所述第二网表的所述第一版本和所述第一网表之间执行LEC，从而标识迁移错误；以及修正所述第二网表的所述第一版本以减少所述迁移错误，从而产生所述第二网表的第二版本。
根据本公开的另一实施例，提供了一种用于减少从第一网表到第二网表的迁移中的错误的系统，所述第一网表和所述第二网表表示相应的第一半导体工艺技术(SPT)节点和第二半导体工艺技术(SPT)节点下的电路设计的相应的第一实现方式和第二实现方式，至少所述第二网表被存储在非暂态计算机可读介质上，所述系统包括：至少一个处理器；以及至少一个存储器，所述至少一个存储器包括用于一个或多个程序的计算机程序代码；其中，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器被配置为使所述系统执行以下操作：标识包括在所述第二SPT节点下的时序约束列表中的组合电路，所述时序约束列表对应于初始网表，所述初始网表表示所述第二实现方式；关于逻辑等效性检查(LEC)上下文，基于所标识的组合电路来增加比较点的数量，产生所述第二网表的第一版本；在所述第二网表的所述第一版本和所述第一网表之间执行LEC，从而标识迁移错误；以及修正所述第二网表的所述第一版本以减少所述迁移错误，从而产生所述第二网表的第二版本。
根据本公开的又一实施例，提供了一种制造半导体器件的方法，所述方法包括：从第一网表迁移到第二网表，所述第一网表和所述第二网表表示相应的第一半导体工艺技术(SPT)节点和第二半导体工艺技术(SPT)节点下的电路设计的相应的第一实现方式和第二实现方式，至少所述第二网表被存储在非暂态计算机可读介质上，所述迁移包括：生成初始网表，所述初始网表表示所述第二实现方式；生成与所述初始网表相对应的时序约束列表；针对附加候选检查所述时序约束列表；关于逻辑等效性检查(LEC)上下文，基于所述附加候选来增加比较点的数量，产生所述第二网表的第一版本；在所述第二网表的所述第一版本和所述第一网表之间执行LEC，从而标识迁移错误；以及修正所述第二网表的所述第一版本以减少所述迁移错误，从而产生所述第二网表的第二版本。
附图说明
在附图的图示中，以示例而非限制的方式示出了一个或多个实施例，其中，具有相同附图标记的元件始终表示相同的元件。除非另外公开，否则附图未按比例绘制。
图1是根据本公开的至少一个实施例的半导体器件的框图。
图2是根据本公开的至少一个实施例的电路设计迁移的流程图。
图3是根据本公开的至少一个实施例的映射引脚检查方法的流程图。
图4A是根据本公开的至少一个实施例的引脚等效性检查方法的流程图。
图4B和图4C是根据本公开的至少一个实施例的相应的第一和第二SPT节点下的相应的逻辑锥(logic cones)的黑箱添加之前的逻辑框图。
图4D是根据本公开的至少一个实施例的示例重命名规则的表。
图4E和图4F是根据本公开的至少一个实施例的相应的第一和第二SPT节点下的相应的逻辑锥的黑箱添加之后的逻辑框图。
图4G是根据本公开的至少一个实施例的引脚等效性检查的结果列表的示例。
图5是根据一些实施例的方法的流程图。
图6是根据一些实施例的电子设计自动化(EDA)系统的框图。
图7是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。
具体实施方式
下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件、材料、值、步骤、操作、材料、布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。预期其他组件、值、操作、材料、布置等。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。该重复是出于简单和清楚的目的，并且其本身不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
在一些实施例中，减少了(如果没有消除的话)从电路设计的第一半导体工艺技术(SPT)节点下的电路设计的第一实现方式到电路设计的第二SPT节点下的第二实现方式的迁移中的迁移错误。一种减少迁移错误的方法，包括：针对附加候选检查时序约束列表，该时序约束列表与代表第二实现方式的初始网表(netlist)相对应；关于逻辑等效性检查(LEC)上下文，基于附加候选增加比较点的数量，产生第二网表的第一版本；在第二网表的第一版本和第一网表之间执行LEC，从而标识迁移错误；以及修正第二网表的第一版本以减少迁移错误，从而产生第二网表的第二版本。
添加比较点的数量(根据至少一些实施例)的好处是在执行布局和布线(P&R)之前和/或在执行静态时序分析(STA)之前减少了(如果没有消除的话)迁移错误，从而改善了P&R和/或STA，例如在速度、效率等方面。根据另一方法，迁移不包括在P&R之前和/或STA之前检查迁移错误。根据另一方法，在STA之后检查时序违规产生与P&R步骤相关的时序违规，还会产生与迁移错误相关的时序违规。在开发至少一些本实施例时，已经认识到，根据另一方法过早地执行P&R和STA，因为可以减少(如果没有消除的话)迁移错误，而不必执行P&R和STA。
图1是根据本公开的至少一个实施例的半导体器件100的框图。
在图1中，半导体器件100除其他项外还包括电路宏(macro)(以下称为宏)102。在一些实施例中，宏102是SRAM宏。在一些实施例中，宏102是除SRAM宏之外的宏。宏102除其他项外还包括单元(cell)区域104A、104B、104C等，以及单元区域106A、106B、106C等。
宏102是根据半导体工艺技术(SPT)节点(在其之下)的电路设计的实现方式(制造)。在一些实施例中，宏102基于表示电路设计的布局图来实现(制造)，该布局图本身已经在半导体工艺技术节点下生成。在一些实施例中，布局图基于表示电路设计的网表，该网表本身已经在半导体工艺技术节点下生成。根据一些实施例，在将电路设计从第一SPT节点(节点A)迁移到第二SPT节点(节点B)的上下文中，提供了通过修正节点B下的初始网表并从而生成节点B下的修正网表来减少迁移错误的方法。在一些实施例中，基于修正网表生成布局图。
图2是根据本公开的至少一个实施例的电路设计迁移的流程图200。
在图2中，假设电路设计从第一半导体工艺技术(SPT)节点(节点A)下的第一实现方式迁移到第二SPT节点(节点B)下的第二实现方式。在一些实施例中，可以在第二SPT节点(节点B)下制造的最小晶体管尺寸比可以在第一SPT节点(节点A)下制造的最小晶体管尺寸更小。然而，在一些实施例中，可以在第一SPT节点(节点A)下制造的最小晶体管尺寸比可以在第二SPT节点(节点B)下制造的最小晶体管尺寸更小。
在图2中，至少下列项被存储在存储器202中：电路设计的寄存器传输级(RTL)抽象的最终版本；硬件描述语言(HDL)中的RTL抽象的最终版本(最终HDL版本)，例如，Verilog、VHDL等；以及表示第一实现方式的第一SPT节点(节点A)下的网表的最终版本(前驱网表)。在一些实施例中，前驱网表被称为黄金网表。在图1中，前驱网表还被称为netlist_Node_A。在一些实施例中，前驱网表是由标准单元和可以在第一节点(节点A)下制造的其他特征组成的单元级网表。在一些实施例中，前驱网表是门级网表。在一些实施例中，前驱网表是晶体管级网表。在一些实施例中，前驱网表以不同于单元级网表、门级网表或晶体管级网表的方式表示第一实现方式。
在一些实施例中，存储器202还包括：与前驱网表相对应的时序约束列表(timing_Node_A)。在一些实施例中，存储器202还包括：与前驱网表相对应的布局图(layout_Node_A)。在一些实施例中，存储器202是非暂态计算机可读介质。
流程图200包括框204-212。在框204处，从存储器202接收前驱网表(netlist_Node_A)。框204(下面更详细地讨论)将如由前驱网表(netlist_Node_A)表示的电路设计迁移到第二SPT节点(节点B)下的第二实现方式，其中，第二实现方式由在框204的输出处提供的修正网表(netlist_Node_B)表示。框204还生成与修正网表(netlist_Node_B)相对应的时序约束列表(timing_Node_B)，其在框204的第二输出处被提供到到框206和208中的每一个。流程从框204进行到框206。
在框206处，鉴于时序约束列表(timing_Node_B)，对修正网表进行布局和布线(P&R)，得到布局图(layout_Node_B)。流程从框206进行到框208。在框208处，鉴于时序约束列表，对布局图进行静态时序分析(STA)。流程从框208进行到框210。在框210处，确定框208的STA是否指示一个或多个时序违反。如果指示一个或多个定时违反，则流程循环回到框206，在框206处对布局图进行更改以减少时序违反。在一些实施例中，如果在框210处没有指示违反，则流程进行到框212。在框212处，基于布局图，制造下列项中的至少一项：(A)一个或多个半导体掩模或(B)半导体器件的层中的至少一种组件。这种半导体器件的示例是图1的半导体器件100。
返回框204，框204包括框220、222和224，其包括被迭代的循环。循环的每个第i次迭代生成修正网表的第i个网表候选(netlist_candidate(i))，以及时序约束列表的相应的第i个时序候选(timing_candidate(i))，其中i为非负整数。
在循环的第一次迭代(其中，i＝0)中，在框220处，将前驱网表(netlist_Node_A)转换为初始网表(netlist_candidate(0))，其表示修正网表的第一候选，并生成时序约束列表(timing_candidate(0))。在框220处，该转换用可以在第二节点(节点B)之下制造的相应的标准单元和其他特征来替换前驱网表(netlist_Node_A)的标准单元和其他特征。
在一些实施例中，该转换用相应的标准单元或其他特征来替换前驱网表(netlist_Node_A)中的给定标准单元或其他特征，该相应的标准单元或其他特征：可以在第二节点(节点B)下制造；具有相同的外部架构；并具有相同的内部架构。在一些实施例中，该转换用相应的标准单元或其他特征来替换前驱网表(netlist_Node_A)中的给定标准单元或其他特征，该相应的标准单元或其他特征：可以在第二节点(节点B)下制造；具有相同的外部架构；并且具有不同的内部架构。在一些实施例中，具有相同的外部架构是指具有相同的(一个或多个)输入引脚、相同的(一个或多个)输出引脚、以及相同的黑箱功能。在一些实施例中，具有相同的内部架构是指具有相同的内部组件及其内部互连，但根据相应的SPT节点而具有不同的尺寸。在一些实施例中，具有相同的内部架构是指具有相同的内部组件及其内部互连，但根据相应的SPT节点而具有不同的尺寸和至少一些不同的材料。在一些实施例中，黑箱功能(或黑箱的功能)是指表示黑箱的(一个或多个)输入引脚上的信号与(一个或多个)输出引脚上的信号之间的操作关系的传递函数，但不了解构成黑箱的组件和相应的互连。对比术语是玻璃箱功能(或玻璃箱的功能)，其是指表示玻璃箱的(一个或多个)输入引脚上的信号和(一个或多个)输出引脚上的信号之间的操作关系的传递函数，但了解构成黑箱的组件和相应的互连。
与框220的转换有关的细节可以在下列项中找到：2017年6月6日授权的美国专利No.9,672,315、2017年5月23日授权的美国专利No.9,659,132、2017年2月21日授权的美国专利No.9,576,094、2016年3月2日授权的美国专利No.9,275,186、2014年9月2日授权的美国专利No.8,826,195、2014年6月3日授权的美国专利No.8,745,554、2014年1月14日授权的美国专利No.8,631,365、2014年1月7日授权的美国专利No.8,627,247、2013年4月16日授权的美国专利No.8,423,941、以及2010年8月10日授权的美国专利No.7,774,735，这些专利的全部内容通过引用合并于此。
流程从框220进行到框222。在框222处，扩展了形式验证(FV)的基础(参见图3、图4A-4E和图5)，从而有助于进行扩展的FV。在一些实施例中，如下面更详细讨论的(参见图3、图4A-4E和图5)，针对其扩展FV进行检查的迁移错误的类型包括非匹配引脚(NMP)错误或非等效引脚(NEP)错误中的至少一项。
流程从框222进行到框224，其中，相对于扩展的基础(基础已在框222中扩展)执行FV，使得框224为确定第i个网表候选(netlist_candidate(i))中是否存在任何迁移错误的判定框(参见图3、图4A-4E和图5)。如果判定框224的结果为是(意味着存在一个或多个迁移错误)，则流程循环回到框220，其中，对第i个网表候选(netlist_candidate(i))进行更改以减少迁移错误，这产生第(i+1)个候选(netlist_candidate(i+1))，并生成相应的时序候选(timing_candidate(i+1))。如果判定框224的结果为否(意味着没有迁移错误)，则：第i个网表候选(netlist_candidate(i))被认为是修正网表(netlist_Node_B)；相应的第i个时序候选(timing_candidate(i))被视为相应的时序约束列表(timing_Node_B)；并且流程从框204进行到框206(如上所述)。
包括扩展的FV的益处是可以在达到框206的P&R和框208的STA之前减少(如果未消除的话)迁移错误，其改善框206的P&R和框208的STA，例如，在速度、效率等方面。根据另一方法，迁移步骤仅包括转换步骤(对应于框220)而不包括扩展的FV(对应于框222-224)，其中，迁移步骤之后是P&R步骤(对应于框206)和STA步骤(对应于框208)的序列。根据另一方法，在STA步骤之后检查时序违规产生与P&R步骤相关的时序违规，还会产生与迁移错误相关的时序违规。在开发至少一些本实施例时，已经认识到，根据另一方法过早地执行P&R步骤和STA步骤，因为可以减少(如果没有消除的话)迁移错误，而不必执行P&R步骤和STA步骤。
图3是根据本公开的至少一个实施例的迁移错误检查方法340的流程图。
方法340表示在图2的框224处执行的迁移错误检查的示例。
方法340包括框342-350。图3遵循与图2相同的(上面讨论的)假设，使得图3假设：电路设计从第一SPT节点(节点A)下的第一实现方式迁移到第二SPT节点(节点B)下的第二实现方式；并且第一实现方式由前驱网表表示，并且第二实现方式由修正网表的第i个候选表示。
在一些实施例中，为了评估前驱网表中的引脚映射到修正网表中的相应引脚的准确性，EDA系统(参见图6)将每个网表分解成较小的块，并然后分析前驱网表的块与修正网表的块相对应的程度。在一些实施例中，这些块称为逻辑锥，这些块(逻辑锥)在比较点处彼此连接，并且前驱网表和修正网表中的每一个都被表示为由逻辑锥和比较点组成的相应集合。
在一些实施例中，比较点的示例包括电路内的时序逻辑的实例的输入、电路的主输出、电路内的黑箱的输入等。在一些实施例中，逻辑锥是组合逻辑的实例。在一些实施例中，逻辑锥包括组合门的布置。在一些实施例中，较大逻辑锥包括较小逻辑锥。在一些实施例中，逻辑锥的输入的示例包括时序逻辑的实例的输出、主输入、黑箱的输出等。
在方法340的框342处，标识第一半导体工艺技术(SPT)节点(节点A)下的前驱网表(黄金网表)中的逻辑锥以及修正网表的第i个候选中的相应逻辑锥。流程从框342进行到框344。
在框344处，通过将选定的玻璃箱转换为相应的黑箱来扩展与第二SPT节点(节点B)下的候选网表相对应的比较点的列表(参见图4A-4E和图5)。在一些实施例中，将选定的玻璃箱转换成相应的黑箱称为将选定的玻璃箱黑箱化。流程从框344进行到框346，框346是判定框。
在框346处，基于比较点的扩展列表，确定第一SPT节点(节点A)下的逻辑锥是否具有与第二SPT节点(节点B)下的相应逻辑锥相同的输入和相同的黑箱功能。在一些实施例中，对于第一SPT节点(节点A)下的每个逻辑锥以及相关的修正网表的第i个候选的相应逻辑锥的输入值(比较点)的所有可能的组合，EDA系统确定第一SPT节点(节点A)下的逻辑锥(比较点)的输出是否与第i个候选的相应逻辑锥的输出相同；如果相同，则EDA系统认为黑箱功能是相同的。
如果判定框346的结果为是，则流程进行到框348，其表示设计流程的下一阶段。框348的示例是图2的P&R框206。判定框346的肯定(是)结果意味着已经确定相应的黑箱功能已被确定为相同的，使得不存在非映射引脚(NMP)类型映射错误或非等效引脚(NEP)类型映射错误。
如果判定框346的结果为否(意味着一个或多个相应的黑箱功能已被确定为不相同)，则流程进行到框350。判定框346的否定(否)结果意味着存在一个或多个NMP类型映射错误和/或一个或多个NEP类型错误。在框350处，修正候选网表以便减少映射错误。在一些实施例中，流程从框350循环回到框342。
作为用于说明方法340的各方面的示例，图3示出了：示例前驱网表的第一部分(为简单起见)，第一部分表示为逻辑框图302A；以及第i个候选的第二部分(为简单起见)，第二部分表示为逻辑框图302B。
部分302A包括：逻辑锥328A；或(OR)门316A和或门318A。或门318A的输出代表部分302A的输出。逻辑锥328A的输出耦合到或门318A的第一输入。或门316A的输出耦合至或门318A的第二输入。
部分302B包括：逻辑锥328B；或门316B和或门318B。或门318B的输出代表部分302B的输出。逻辑锥328B的输出耦合到或门318B的第一输入。或门316B的输出耦合至或门318B的第二输入。
逻辑锥328A包括异或(XOR)门310A、与(AND)门312A和与门314。异或门310A的输出和与门312的输出连接至与门314A的相应的第一输入和第二输入。节点330A处的与门314A的输出代表逻辑锥328A的输出。逻辑锥328A的输入包括：连接到异或门310A的第一输入的输入线332A、连接到异或门310A的第二输入和与门312A的第一输入中的每一个的输入线336A、以及连接到与门312A的第二输入的输入线334A。
逻辑锥328B包括异或门310B、与非(NAND)门320、反相器322和与门314B。与非门320的输出连接到反相器322的输入。异或门310B的输出和反相器332的输出连接到与门314B的相应的第一和第二输入。节点330B处的与门314B的输出代表逻辑锥328B的输出。逻辑锥328B的输入包括：连接到异或门310B的第一输入的输入线332B、连接到异或门310B的第二输入和与非门320的第一输入中的每一个的输入线336B、以及连接到与非门320的第二输入的输入线334B。
在该示例的上下文中，逻辑锥328B具有与逻辑锥328A不同的内部架构，因为逻辑锥328B的与非门320和反相器322已被替代为逻辑锥328A的与门312。然而，逻辑锥328B具有与逻辑锥328A相同的黑箱功能。
返回框344，但在该示例的上下文中，如果逻辑锥328A的与门312出现在黄金时序图中，并且相应地，逻辑锥328B的与非门320出现在相应的候选时序约束中，则通过“黑箱化”与门312和相应的与非门320来扩展比较点的列表，其中，这种扩展可以揭示潜在的NEP。流程从框344进行到框346。在框346处，确定第一SPT节点(节点A)下的逻辑锥的输入是否与第二SPT节点(节点B)下的相应逻辑锥的输入相同，以及第一SPT节点(节点A)下的现在的黑箱312的输入是否与第二SPT节点(节点B)下的现在的黑箱320的输入相同。
如果在框346处确定输入不相同，则存在一个或多个NMP类型映射错误和/或一个或多个NEP类型错误，因此流程然后进行到框350。在框350处，修正候选网表以减少NMP错误。
如果在框346处确定输入相同，则流程进行到框348。
图4A是根据本公开的至少一个实施例的引脚等效性检查方法440的流程图。
方法440表示在图2的框222处执行的扩展FV的一部分的示例，其中，该部分涉及验证相应的引脚是等效的。在相应的附图4B-4F中示出了用于说明方法440的各方面的示例。
图4B和图4C是根据本公开的至少一个实施例的相应的第一和第二SPT节点下的相应的逻辑锥400B和400C的黑箱添加之前的逻辑框图。
图4D是根据本公开的至少一个实施例的示例重命名规则的表421。
图4E和图4F是根据本公开的至少一个实施例的相应的第一和第二SPT节点下的相应的逻辑锥400E和400F的黑箱添加之后的逻辑框图。
图4G是根据本公开的至少一个实施例的引脚等效性检查的结果列表460的示例。
返回图4A，方法440包括框442-450。在框442处，标识第一SPT节点(节点A)下的前驱网表中的逻辑锥和修正网表的第i个候选中的相应逻辑锥。流程从框442进行到框444。
在框444处，针对附加候选检查与节点B下的候选网表相对应的时序约束列表。在一些实施例中，时序约束列表中的组合逻辑的每个实例代表附加候选。流程从框444进行到框446。
在一些实施例中，组合逻辑(有时也称为时间独立逻辑)是其输出取决于当前的(一个或多个)输入而不取决于(一个或多个)输入的历史的一种数字逻辑。组合逻辑的示例包括单个组合门或单个组合门的组合。单个组合门的示例是与非门。单个组合门的组合的示例是与(AND)和反相器串联连接以表示与非门的等同物。在一些实施例中，时序逻辑是其输出不仅取决于当前的(一个或多个)输入而且还取决于(一个或多个)输入的历史的一种数字逻辑。时序逻辑的示例是D触发器(DFF)。换句话说，顺序门具有记忆，而组合门没有记忆。根据另一方法，顺序门被视为比较点的来源。
回到示出方法440的各方面的示例：图4B示出了黑箱(BB)添加之前(预BB添加)的示例前驱网表的第一部分(为简单起见)，预BB添加的第一部分被表示为逻辑锥400B；以及图4C示出了在BB添加之前(预BB添加)的修正网表的示例第i个候选的第二部分(为简单起见)，预BB添加的第二部分被表示为逻辑锥400C。
逻辑锥400B包括：被表示为玻璃箱407A、411A和413A的组合逻辑的实例；以及时序逻辑的实例，例如，D触发器(DFF)403A和DFF405A。时序逻辑(例如，D触发器(DFF)403A和DFF405A)的输入被视为表示相应的比较点。逻辑锥400B进一步包括例如被示为与门415A的组合逻辑的实例。这里，出于解释如何扩展网表的目的(参见框446的讨论)，未将组合逻辑415A(与门415A)示出为玻璃箱。
逻辑锥400C包括：被表示为玻璃箱407B、411B和413B的组合逻辑的实例；以及时序逻辑的实例，即DFF 403B和DFF 405B。这里，出于解释如何扩展网表的目的(参见框446的讨论)，未将组合逻辑415B(与门415B)示出为玻璃箱。
在框446处，将在时序约束列表中标识的组合逻辑的每个实例从在网表中表示为玻璃箱转换为在网表中表示为相应的黑箱。每个新转换的黑箱都代表附加比较点，从而通过向网表添加一个或多个比较点来“扩展”网表。在一些实施例中，相对于“扩展”之前在网表中包括的比较点的数量，通过添加新转换的黑箱在增加比较点的总数的方面扩展网表。在一些实施例中，这种从玻璃箱到相应的补充黑箱的转换包括删除与组合逻辑的给定实例相关联的任何定义。
作为框446中的转换的一部分，对于第一SPT节点(节点A)下的逻辑锥中的每个要转换的玻璃箱以及第二SPT节点(节点B)下的逻辑锥中的相应的要转换的玻璃箱，提供了将前者的输入一对一(1：1)映射到后者的相应输入的规则。在一些实施例中，这种映射是在不同于一对一(1：1)的基础上执行的。图4D中的表421提供了用于将第一SPT节点(节点A)下的逻辑锥(例如，逻辑锥400B)中的给定的要转换的玻璃箱的输入映射到第二SPT节点(节点B)下的逻辑锥(例如，逻辑锥400C)中的给定的要转换的玻璃箱的相应输入的规则表的简单示例。在图4D的示例的上下文中，表421包括：将与门415A的端子#1上的输入“a”映射到与门415B的端子#1上的输入“A2”的规则；将与门415A的端子#2上的输入“b”映射到与门415B的端子#2上的输入“A1”的规则；以及将与门415A的端子#3上的输出“z”映射到与门415B的端子#3上的输入“Z”的规则。
再次回到示出方法440的各方面的示例：在前驱网表的第一部分(为简单起见)的示例的上下文中(在图4B中开始为逻辑锥400B)，图4E示出BB添加之后(后BB添加)的前驱网表的第一部分的示例为逻辑锥400E；以及在修正网络的示例第i个候选的第二部分(为简单起见)的示例的上下文中(在图4C中开始为逻辑锥400C)，图4F示出BB添加之后(后BB添加)的第i个候选的第二部分的示例为逻辑锥400F。
逻辑锥400E对应于逻辑400A，但有例外。例外是BB添加的表现。在逻辑锥400E中，逻辑锥400B的与门415A已在逻辑锥400E中被替换为黑箱415A’。逻辑锥400F对应于逻辑400C，但有例外。例外是BB添加的表现。在逻辑锥400F中，逻辑锥400C的与门415B已在逻辑锥400F中被替换为黑箱415B’。
流程从框446进行到框448。在框448处，相应的比较点(即相应的顺序逻辑和黑箱)的输入和输出被一对一(1：1)地比较以标识非等效点(NEP)类型的迁移错误的实例。在一些实施例中，这种映射是在不同于一对一(1：1)的基础上执行的。流程从框448进行到方框450。在框450处，修正网表的第i个候选被修正以减少(一个或多个)NEP错误。
在图4E的示例的上下文中，补充黑箱415A’的输入“a”和“b”被示为连接到补充黑箱415A’的相应端子#1和#2。然而，根据示例表421中的规则，补充黑箱415B’的输入“A1”应被连接到补充黑箱415B’的端子#2，并且补充黑箱415B’的输入“A2”应被连接到补充黑箱415B’的端子#1。然而，在图4F的示例的上下文中，存在输入的“交叉连接”，其中，补充黑箱415B’的输入“A1”和“A2”被示为连接到补充黑箱415B’的相应端子#1和#2。因此，在图4D-4F的示例中，在框448处，补充黑箱415B’的输入的交叉连接引起了NEP错误。图4G是引脚等效性检查的结果的列表460的示例，更具体地，是框448的比较的示例结果。在图4G的示例中，输入的“交叉连接”的示例由附图标记字452指示。
图5是根据一些实施例的方法500的流程图。
根据一些实施例，除其他项外，方法500还包括从电路设计的第一实现方式迁移到电路设计的第二实现方式的框504。除了框504之外，方法500还包括框506-510。
在一些实施例中，方法500是从第一网表迁移到第二网表的方法。第一网表表示在第一半导体工艺技术(SPT)节点(节点A)下的电路设计的第一实现方式。第一网表的示例是图2的前驱网表(netlist_Node_A)。第二网表表示第二SPT节点(节点B)下的电路设计的第二实现方式。第二网表的示例是图2的第二网表(netlist_Node_B)。
根据一些实施例，方法500例如可以使用EDA系统600(参见下面讨论的图6)来实现。在一些实施例中，至少第二网表被存储在非暂态计算机可读介质上。
在图5中，框504包括框512-522。在框512处，生成初始网表，该初始网表表示第二实现方式。流程从框512进行到框514。在框514处，生成与初始网表相对应的时序约束列表。与初始网表相对应的初始时序约束列表的示例是图2中的时序约束列表的第i个时序候选(timing_candidate(i))，其中，i＝0，即第0个时序候选(timing_candidate(0))。流程从框514进行到框516。
在框516处，针对附加候选检查第i个时序候选(timing_candidate(i))。在一些实施例中，第i个时序候选中的组合逻辑的每个实例代表附加候选。流程从框516进行到框518。
在框518处，关于逻辑等效性检查(LEC)的上下文，基于附加候选增加初始网表中的比较点的数量，得到第二网表的第一版本。第二网表的第一版本的示例是图2中的第i个网表候选(netlist_candidate(i))，其中，i＝0，即第0个网表候选(netlist_candidate(0))。在一些实施例中，通过将在第i个时序候选中标识的组合逻辑的每个实例从在初始网表中被表示为玻璃箱转换为被表示为第i个网表候选的相应的补充黑箱，来增加初始网表中的比较点的数量。在一些实施例中，这种从玻璃箱到相应的补充黑箱的转换包括删除与组合逻辑的给定实例相关联的任何定义。流程从框518进行到框520。
在框520处，在第二网表的第一版本和第一网表之间执行LEC，从而标识迁移错误。第一网表的示例是图2的第一SPT节点(节点A)下的前驱网表(netlist_Node_A)。由框522的LEC检查标识出的迁移错误的示例包括非匹配引脚(NMP)错误(参见图3)或非等效引脚(NEP)错误(参见图4A-图4E)中的至少一项。流程从框520进行到框522。
在框522处，修正第二网表的第一版本以减少迁移错误，从而产生第二网表的第二版本。第二版本的示例在图2中为修正网表(netlist_Node_B)。在图2中，从框204提供到框206的第i个网表候选(netlist_candidate(i))被认为是修正网表(netlist_Node_B)。在一些实施例中，在框522处，初始网表被第二网表的第二版本覆盖，并且流回循环到(未示出)框514。这种回循环的示例是图2中流程从框224进行到框220。流程从框522进行到框504之外并进入框506。
在框506处，鉴于时序约束列表，对第一网表的第二版本进行布局和布线(P&R)，从而得到布局图。流程从框506进行到框508。在框508处，鉴于时序约束列表，对布局图进行静态时序分析(STA)。在一些实施例中，如果在框508中标识出一个或多个时序错误，则流程回循环(未示出)到框506，其中，修正布局图以便减少(一个或多个)时序错误。流程从框508进行到框510。
在框224处，基于与第二网表相对应的布局图，制造下列项中的至少一项：(A)一个或多个半导体掩模或(B)半导体器件的层中的至少一个组件中。参见下面图7的讨论。在一些实施例中，制造还包括基于与第二网表相对应的布局图来执行一个或多个光刻曝光。
图6是根据一些实施例的电子设计自动化(EDA)系统600的框图。
在一些实施例中，EDA系统600包括APR系统。根据一个或多个实施例，本文描述的设计布线布置的布局图的方法例如可以根据一些实施例使用EDA系统600来实现。
在一些实施例中，EDA系统600是通用计算设备，包括硬件处理器602和非暂态计算机可读存储介质604。除其他项外，存储介质604还编码有(即存储)计算机程序代码606，即可执行指令集。由硬件处理器602执行指令606(至少部分地)代表EDA工具，该EDA工具根据一个或多个下文所提及的过程和/或方法来实现例如本文中所描述的方法的一部分或全部。对于给定的电路设计，存储介质还包括相关的文件，例如，RTL抽象、HDL表示、netlist_Node_A、Timing_Node_A、layout_Node_A、netlist_Node_B、Timing_Node_B、layout_Node_B等。
处理器602通过总线608电耦合到计算机可读存储介质604。处理器602还通过总线608电耦合到I/O接口610。网络接口612也通过总线608电耦合到处理器602。网络接口612连接到网络614，使得处理器602和计算机可读存储介质604能够通过网络614连接到外部要素。处理器602被配置为执行编码在计算机可读存储介质604中的计算机程序代码606，以使系统600可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，处理器602是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)、和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质604是电、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质604包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘、和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质604包括光盘只读存储器(CD-ROM)、光盘读/写光盘(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或多个实施例中，存储介质604存储计算机程序代码606，该计算机程序代码606被配置为使系统600(其中，这种执行(至少部分地)代表EDA工具)可用于执行所提到的过程和/或方法的一部分或全部。在一个或多个实施例中，存储介质604还存储有助于执行所提到的过程和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质604存储标准单元的库607，这些标准单元包括本文所公开的此类标准单元。
EDA系统600包括I/O接口610。I/O接口610耦合到外部电路。在一个或多个实施例中，I/O接口610包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏、和/或光标方向键，以用于将信息和命令传达给处理器602。
EDA系统600还包括耦合到处理器602的网络接口612。网络接口612允许系统600与一个或多个其他计算机系统所连接的网络614进行通信。网络接口612包括无线网络接口，例如，BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，例如，ETHERNET、USB或IEEE-1464。在一个或多个实施例中，在两个或多个系统600中实现了所述过程和/或方法的一部分或全部。
系统600被配置为通过I/O接口610接收信息。通过I/O接口610接收的信息包括指令、数据、设计规则、标准单元库、和/或其他用于由处理器602处理的参数中的一个或多个。信息通过总线608传输到处理器602。EDA系统600被配置为通过I/O接口610接收与UI相关的信息。该信息作为用户界面(UI)642存储在计算机可读介质604中。
在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所提到的过程和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所提到的过程和/或方法的一部分或全部被实现为EDA系统600使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS，Inc获得的
Figure BDA0002325827990000181
或另一合适的布局生成工具之类的工具生成包括标准单元的布局图。
在一些实施例中，这些过程被实现为存储在非暂态计算机可读记录介质中的程序的功能。非暂态计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置的存储装置或存储单元，例如，光盘(例如，DVD)、磁盘(例如，硬盘)、半导体存储器(例如，ROM、RAM)、存储卡等中的一项或多项。
图7是根据一些实施例的集成电路(IC)制造系统700以及与其相关联的IC制造流程的框图。
在一些实施例中，基于布局图，使用制造系统700来制造下列项中的至少一项：(A)一个或多个半导体掩模或(B)半导体器件的层中的至少一个组件中。
在图7中，IC制造系统700包括在与制造IC器件760有关的设计、开发、以及制造周期和/或服务中彼此交互的实体，例如，设计室720、掩模室730和IC制造商/制造者(“fab”)750。系统700中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如，内部网和互联网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其接收服务。在一些实施例中，设计室720、掩模室730和IC制造商/制造者750中的两个或更多个由单个较大的公司拥有。在一些实施例中，设计室720、掩模室730和IC制造商/制造者750中的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计团队)720生成IC设计布局图722。IC设计布局图722包括为IC器件760设计的各种几何图案。几何图案对应于组成要制造的IC器件760的各种组件的金属、氧化物、或半导体层的图案。各个层组合以形成各种IC特征。例如，IC设计布局图722的一部分包括在半导体衬底(例如，硅晶圆)中形成的各种IC特征(例如，有源区域、栅极电极、源极和漏极、层间互连的金属线或过孔、以及焊盘的开口)以及设置在半导体衬底上的各种材料层。设计室720实施适当的设计过程以形成IC设计布局图722。设计过程包括逻辑设计、物理设计、或布局和布线中的一个或多个。IC设计布局图722呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图722可以以GDSII文件格式或DFII文件格式表达。
掩模室730包括数据准备732和掩模制造744。掩模室730使用IC设计布局图722来制造一个或多个掩模745，其根据IC设计布局图722被用来制造IC器件760的各个层。掩模室730执行掩模数据准备732，其中，IC设计布局图722被转换成代表性数据文件(“RDF”)。掩模数据准备732将RDF提供给掩模制造744。掩模制造744包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如，掩模(调制盘)745或半导体晶圆753。掩模数据准备732处理设计布局图722，以符合掩模写入器的特定特性和/或IC制造商/制造者750的要求。在图7中，掩模数据准备732和掩模制造744被示为单独的元件。在一些实施例中，掩模数据准备732和掩模制造744可以统称为掩模数据准备。
在一些实施例中，掩模数据准备732包括光学接近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如，可能由衍射、干涉、其他工艺影响等引起的图像误差。OPC调整IC设计布局图722。在一些实施例中，掩模数据准备732包括进一步的分辨率增强技术(RET)，例如，离轴照明、子分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备732包括掩模规则检查器(MRC)，其利用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图722，该组掩模创建规则合包含某些几何和/或连接性限制以确保足够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图722以补偿掩模制造744期间的限制，这可以撤消由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备732包括光刻工艺检查(LPC)，其模拟将由IC制造商/制造者750实施以制造IC器件760的工艺。LPC基于IC设计布局图722来模拟该工艺以创建模拟制造器件，例如，IC器件670。LPC模拟中的工艺参数可以包括与IC制造周期的各个工艺相关联的参数、与用于制造IC的工具相关联的参数、和/或制造工艺的其他方面。LPC考虑了各种因素，例如，航空图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在通过LPC创建了模拟制造器件之后，如果模拟器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步完善IC设计布局图722。
应当理解，为了清楚起见，掩模数据准备732的以上描述已被简化。在一些实施例中，数据准备732包括诸如逻辑操作(LOP)之类的附加特征，以根据制造规则来修改IC设计布局图722。此外，可以以各种不同的顺序执行在数据准备732期间应用于IC设计布局图722的处理。
在掩模数据准备732之后并且在掩模制造744期间，基于经修改的IC设计布局图722来制造掩模745或一组掩模745。在一些实施例中，掩模制造744包括基于IC设计布局图722来执行一个或多个光刻曝光。在一些实施例中，基于经修改的IC设计布局722，使用电子束(e-beam)或多个电子束的机制来在掩模(光掩模或调制盘)745上形成图案。可以以各种技术形成掩模745。在一些实施例中，掩模745是使用二进制技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束(例如，紫外线(UV)束)被不透明区域阻挡并且透射通过透明区域。在一个示例中，掩模745的二元掩模版本包括透明衬底(例如，熔融石英)以及涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模745。在掩模745的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各个特征被配置为具有适当的相差以增强分辨率和成像质量。在各个示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造744生成的(一个或多个)掩模被用于各个工艺中。例如，这样的(一个或多个)掩模被用于离子注入工艺以在半导体晶圆753中形成各种掺杂区域，被用于蚀刻工艺以在半导体晶圆753中形成各种蚀刻区域，和/或用于在其他合适的工艺。
IC制造商/制造者750包括晶圆制造752。IC制造商/制造者750是IC制造企业，其包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，IC制造商/制造者750是半导体铸造厂。例如，可能存在用于多个IC产品的前端制造(前端(FEOL)制造)的制造设施，而第二制造设施可以提供用于互连和封装IC产品的后端制造(后端(BEOL)制造)，并且第三制造设施可以为铸造业务提供其他服务。
IC制造商/制造者750使用由掩模室730制造的(一个或多个)掩模745来制造IC器件760。因此，IC制造商/制造者750至少间接地使用IC设计布局图722来制造IC器件760。在一些实施例中，半导体晶圆753由IC制造商/制造者750使用(一个或多个)掩模745来制造以形成IC器件760。在一些实施例中，IC制造包括至少间接地基于IC设计布局图722来执行一次或多次光刻曝光。半导体晶圆753包括硅衬底或在其上形成有材料层的其他合适的衬底。半导体晶圆753还包括(在随后的制造步骤中形成的)各种掺杂区域、电介质特征、多级互连等中的一个或多个。
关于集成电路(IC)制造系统(例如，图7的系统700)以及与之相关联的IC制造流程的细节例如在下列项中找到：2016年2月9日授权的美国专利No.9,256,709、2015年10月1日公开的授权前公开No.20150278429、2014年2月6日公开的美国授权前公开No.20140040848、以及2007年8月21日授权的美国专利No.7,260,442，其全部内容在此通过引用结合于此。
在实施例中，一种(制造半导体器件的)方法，包括：减少第一网表到第二网表的迁移中的错误，第一和第二网表表示相应的第一和第二半导体工艺技术(SPT)节点下的电路设计的相应的第一和第二实现方式，至少第二网表被存储在非暂态计算机可读介质上，减少错误包括：针对附加候选检查时序约束列表，该时序约束列表与代表第二实现方式的初始网表相对应；关于逻辑等效性检查(LEC)上下文，基于附加候选增加比较点的数量，产生第二网表的第一版本；在第二网表的第一版本和第一网表之间执行LEC，从而标识迁移错误；以及修正第二网表的第一版本以减少迁移错误，从而产生第二网表的第二版本。在实施例中，检查时序约束列表包括：将时序约束列表中的组合电路相应地标识为附加候选；并且增加比较点的数量包括：针对初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，将所标识的元件转换为补充黑箱，从而产生第二网表的第二版本。在实施例中，转换包括：从初始网表中删除与初始网表的所标识的元件相关联的定义。在实施例中，检查时序约束列表包括：将时序约束列表中的组合电路相应地标识为附加候选；并且增加比较点数目包括：针对初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，映射初始网表中的所标识的元件的引脚的名称以及第一网表中的相应的元件的相应的引脚的名称。在实施例中，映射引脚的名称包括生成一个或多个表，该一个或多个表在一对一(1：1)的基础上将初始网表中的所标识的元件的引脚的名称与第一网表中的相应的元件的相应的引脚的名称相关联。在实施例中，执行LEC是在执行与第二网表相对应的布局图的布局和布线(P&R)之前执行的。在一个实施例中，执行LEC是在执行与第二网表相对应的布局图的静态时序分析之前执行的。在实施例中，迁移错误的类型包括非匹配引脚(NMP)错误或非等效引脚(NEP)错误中的至少一个；并且执行LEC包括标识NMP错误的一个或多个实例、或者标识NEP错误的一个或多个实例中的至少一个。在实施例中，该方法还包括：基于与第二网表的第二版本相对应的布局图，执行下列操作之一：(A)进行一次或多次光刻曝光；(B)制造一个或多个光刻掩模；或者(C)制造半导体器件的层中的至少一个组件。
在实施例中，一种(用于减少从第一网表到第二网表的迁移中的错误，第一和第二网表表示相应的第一和第二半导体工艺技术(SPT)节点下的电路设计的相应的第一和第二实现方式，至少第二网表被存储在非暂态计算机可读介质上)的系统包括至少一个处理器和至少一个存储器，该至少一个存储器包括用于一个或多个程序的计算机程序代码；其中，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器被配置为使所述系统执行以下操作：标识包括在第二SPT节点下的时序约束列表中的组合电路，该时序约束列表对应于初始网表，该初始网表表示第二实现方式；关于逻辑等效性检查(LEC)上下文，基于所标识的组合电路增加比较点的数量，产生第二网表的第一版本；在第二网表的第一版本和第一网表之间执行LEC，从而标识迁移错误；以及修正第二网表的第一版本以减少迁移错误，从而产生第二网表的第二版本。在实施例中，增加比较点的数量包括：针对初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，将所标识的元件转换为补充黑箱，从而产生第二网表。在实施例中，转换包括：从初始网表中删除与初始网表的所标识的元件相关联的定义。在实施例中，增加比较点的数量包括：针对初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，在一对一(1：1)的基础上映射初始网表中的所标识的元件的引脚的名称以及第一网表中的相应的元件的相应的引脚的名称。在实施例中，下列项中的至少一项是正确的：执行LEC在执行与第二网表相对应的布局图的布局和布线(P&R)之前完成；或者执行LEC在执行与第二网表相对应的布局图的静态时序分析之前完成。在实施例中，迁移错误的类型包括非匹配引脚(NMP)错误或非等效引脚(NEP)错误中的至少一个；并且执行LEC包括标识NMP错误的一个或多个实例、或者标识NEP错误的一个或多个实例中的至少一个。在实施例中，该系统还包括下列项中的至少一项：掩蔽设施，被配置为基于与第二网表的第二版本相对应的布局图来制造一个或多个半导体掩模；或制造设施，被配置为基于与第二网表的第二版本相对应的布局图来制造半导体器件的层中的至少一个组件。
在实施例中，一种(制造半导体器件的)方法，包括：迁移(从第一网表到第二网表，第一和第二网表表示相应的第一和第二半导体工艺技术(SPT)节点下的电路设计的相应的第一和第二实现方式，至少第二网表被存储在非暂态计算机可读介质上)，该迁移包括：生成初始网表，该初始网表表示第二实现方式；生成与初始网表相对应的时序约束列表；针对附加候选检查时序约束列表；关于逻辑等效性检查(LEC)上下文，基于附加候选增加比较点的数量，产生第二网表的第一版本；在第二网表的第一版本和第一网表之间执行LEC，从而标识迁移错误；以及修正第二网表的第一版本以减少迁移错误，从而产生第二网表的第二版本。在实施例中，检查时序约束列表包括：将时序约束列表中的组合电路相应地标识为附加候选；并且增加比较点的数量包括：针对初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，将所标识的元件转换为补充黑箱，从而产生第二网表的第二版本，并且针对初始网表中的每个所标识的元件，在一对一(1：1)的基础上映射初始网表中的所标识的元件的引脚的名称以及第一网表中的相应的元件的相应的引脚的名称。在实施例中，下列项中的至少一项是正确的：执行LEC在执行与第二网表相对应的布局图的布局和布线(P&R)之前完成，或者执行LEC在执行与第二网表相对应的布局图的静态时序分析之前完成；迁移错误的类型包括非匹配引脚(NMP)错误或非等效引脚(NEP)错误中的至少一个；并且执行LEC包括标识NMP错误的一个或多个实例、或者标识NEP错误的一个或多个实例中的至少一个。在实施例中，该方法还包括：基于与第二网表的第二版本相对应的布局图，执行下列操作之一：(A)进行一次或多次光刻曝光；(B)制造一个或多个光刻掩模；或者(C)制造半导体器件的层中的至少一个组件。
本领域的普通技术人员将容易地看出，所公开的实施例中的一个或多个实现了以上阐述的一个或多个优点。在阅读前述说明书之后，本领域普通技术人员将能够实现本文广泛公开的各种变化、等同物的替代、以及各种其他实施例。因此，旨在于此进行的保护仅由所附权利要求中包含的定义及其等同物限定。
示例1是一种制造半导体器件的方法，所述方法包括：减少第一网表到第二网表的迁移中的错误，所述第一网表和所述第二网表表示相应的第一半导体工艺技术(SPT)节点和第二半导体工艺技术(SPT)节点下的电路设计的相应的第一实现方式和第二实现方式，至少所述第二网表被存储在非暂态计算机可读介质上，减少错误包括：针对附加候选检查时序约束列表，所述时序约束列表与代表所述第二实现方式的初始网表相对应；关于逻辑等效性检查(LEC)上下文，基于所述附加候选来增加比较点的数量，产生所述第二网表的第一版本；在所述第二网表的所述第一版本和所述第一网表之间执行LEC，从而标识迁移错误；以及修正所述第二网表的所述第一版本以减少所述迁移错误，从而产生所述第二网表的第二版本。
示例2是示例1所述的方法，其中，检查时序约束列表包括：将所述时序约束列表中的组合电路相应地标识为所述附加候选；并且增加比较点的数量包括：针对所述初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，将所标识的元件转换为补充黑箱，从而产生所述第二网表的所述第二版本。
示例3是示例2所述的方法，其中，所述转换包括：从所述初始网表中删除与所述初始网表的所标识的元件相关联的定义。
示例4是示例2所述的方法，其中，检查时序约束列表包括：将所述时序约束列表中的组合电路相应地标识为所述附加候选；并且增加比较点数目包括：针对所述初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，映射所述初始网表中的所标识的元件的引脚的名称以及所述第一网表中的相应的元件的相应的引脚的名称。
示例5是示例4所述的方法，其中，映射引脚的名称包括：生成一个或多个表，所述一个或多个表在一对一(1：1)的基础上将所述初始网表中的所标识的元件的引脚的名称与所述第一网表中的相应的元件的相应的引脚的名称相关联。
示例6是示例1所述的方法，其中，执行LEC是在执行与所述第二网表相对应的布局图的布局和布线(P&R)之前执行的。
示例7是示例1所述的方法，其中，执行LEC是在执行与所述第二网表相对应的布局图的静态时序分析之前执行的。
示例8是示例1所述的方法，其中，所述迁移错误的类型包括下列项中的至少一项：非匹配引脚(NMP)错误；或者非等效引脚(NEP)错误；并且执行LEC包括下列项中的至少一项：标识所述NMP错误的一个或多个实例；或者标识所述NEP错误的一个或多个实例。
示例9是示例1所述的方法，还包括：基于与所述第二网表的所述第二版本相对应的布局图，执行下列操作之一：(A)进行一次或多次光刻曝光；(B)制造一个或多个光刻掩模；或者(C)制造半导体器件的层中的至少一个组件。
示例10是一种用于减少从第一网表到第二网表的迁移中的错误的系统，所述第一网表和所述第二网表表示相应的第一半导体工艺技术(SPT)节点和第二半导体工艺技术(SPT)节点下的电路设计的相应的第一实现方式和第二实现方式，至少所述第二网表被存储在非暂态计算机可读介质上，所述系统包括：至少一个处理器；以及至少一个存储器，所述至少一个存储器包括用于一个或多个程序的计算机程序代码；其中，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器被配置为使所述系统执行以下操作：标识包括在所述第二SPT节点下的时序约束列表中的组合电路，所述时序约束列表对应于初始网表，所述初始网表表示所述第二实现方式；关于逻辑等效性检查(LEC)上下文，基于所标识的组合电路来增加比较点的数量，产生所述第二网表的第一版本；在所述第二网表的所述第一版本和所述第一网表之间执行LEC，从而标识迁移错误；以及修正所述第二网表的所述第一版本以减少所述迁移错误，从而产生所述第二网表的第二版本。
示例11是示例10所述的系统，其中，增加比较点的数量包括：针对所述初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，将所标识的元件转换为补充黑箱，从而产生所述第二网表。
示例12是示例11所述的系统，其中，所述转换包括：从所述初始网表中删除与所述初始网表的所标识的元件相关联的定义。
示例13是示例10所述的系统，其中，增加比较点的数量包括：针对所述初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，在一对一(1：1)的基础上映射所述初始网表中的所标识的元件的引脚的名称以及所述第一网表中的相应的元件的相应的引脚的名称。
示例14是示例10所述的系统，其中，下列项中的至少一项是正确的：执行LEC在执行与所述第二网表相对应的布局图的布局和布线(P&R)之前完成；或者执行LEC在执行与所述第二网表相对应的布局图的静态时序分析之前完成。
示例15是示例10所述的系统，其中，所述迁移错误的类型包括下列项中的至少一项：非匹配引脚(NMP)错误；或者非等效引脚(NEP)错误；并且执行LEC包括下列项中的至少一项：标识所述NMP错误的一个或多个实例；或者标识所述NEP错误的一个或多个实例。
示例16是示例10所述的系统，还包括下列项中的至少一项：掩蔽设施，被配置为基于与所述第二网表的所述第二版本相对应的布局图来制造一个或多个半导体掩模；或者制造设施，被配置为基于与所述第二网表的所述第二版本相对应的布局图来制造半导体器件的层中的至少一个组件。
示例17是一种制造半导体器件的方法，所述方法包括：从第一网表迁移到第二网表，所述第一网表和所述第二网表表示相应的第一半导体工艺技术(SPT)节点和第二半导体工艺技术(SPT)节点下的电路设计的相应的第一实现方式和第二实现方式，至少所述第二网表被存储在非暂态计算机可读介质上，所述迁移包括：生成初始网表，所述初始网表表示所述第二实现方式；生成与所述初始网表相对应的时序约束列表；针对附加候选检查所述时序约束列表；关于逻辑等效性检查(LEC)上下文，基于所述附加候选来增加比较点的数量，产生所述第二网表的第一版本；在所述第二网表的所述第一版本和所述第一网表之间执行LEC，从而标识迁移错误；以及修正所述第二网表的所述第一版本以减少所述迁移错误，从而产生所述第二网表的第二版本。
示例18是示例17所述的方法，其中：检查时序约束列表包括：将所述时序约束列表中的组合电路相应地标识为所述附加候选；并且增加比较点数目包括：针对所述初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，将所标识的元件转换为补充黑箱，从而产生所述第二网表的所述第二版本；并且针对所述初始网表的每个所标识的元件，在一对一(1：1)的基础上映射所述初始网表中的所述所标识的元件的引脚的名称以及所述第一网表中的相应的元件的相应的引脚的名称。
示例19是示例17所述的方法，其中：下列项中的至少一项是正确的：执行LEC在执行与所述第二网表相对应的布局图的布局和布线(P&R)之前完成；或者执行LEC在执行与所述第二网表相对应的布局图的静态时序分析之前完成；所述迁移错误的类型包括下列项中的至少一项：非匹配引脚(NMP)错误；或者非等效引脚(NEP)错误；并且执行LEC包括下列项中的至少一项：标识所述NMP错误的一个或多个实例；或者标识所述NEP错误的一个或多个实例。
示例20是示例17所述的方法，还包括：基于与所述第二网表的所述第二版本相对应的布局图，执行下列操作之一：(A)进行一次或多次光刻曝光；(B)制造一个或多个光刻掩模；或者(C)制造半导体器件的层中的至少一个组件。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
减少第一网表到第二网表的迁移中的错误，所述第一网表和所述第二网表表示相应的第一半导体工艺技术SPT节点和第二半导体工艺技术SPT节点下的电路设计的相应的第一实现方式和第二实现方式，至少所述第二网表被存储在非暂态计算机可读介质上，减少错误包括：
针对附加候选检查时序约束列表，所述时序约束列表与代表所述第二实现方式的初始网表相对应；
关于逻辑等效性检查LEC上下文，基于所述附加候选来增加比较点的数量，产生所述第二网表的第一版本；
在所述第二网表的所述第一版本和所述第一网表之间执行LEC，从而标识迁移错误；以及
修正所述第二网表的所述第一版本以减少所述迁移错误，从而产生所述第二网表的第二版本。
2.根据权利要求1所述的方法，其中，
检查时序约束列表包括：
将所述时序约束列表中的组合电路相应地标识为所述附加候选；并且
增加比较点的数量包括：
针对所述初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，将所标识的元件转换为补充黑箱，从而产生所述第二网表的所述第二版本。
3.根据权利要求2所述的方法，其中，所述转换包括：
从所述初始网表中删除与所述初始网表的所标识的元件相关联的定义。
4.根据权利要求2所述的方法，其中，
检查时序约束列表包括：
将所述时序约束列表中的组合电路相应地标识为所述附加候选；并且
增加比较点数目包括：
针对所述初始网表的代表所标识的组合电路中的相应的一个组合电路的每个所标识的元件，映射所述初始网表中的所标识的元件的引脚的名称以及所述第一网表中的相应的元件的相应的引脚的名称。
5.根据权利要求4所述的方法，其中，
映射引脚的名称包括：
生成一个或多个表，所述一个或多个表在一对一的基础上将所述初始网表中的所标识的元件的引脚的名称与所述第一网表中的相应的元件的相应的引脚的名称相关联。
6.根据权利要求1所述的方法，其中，
执行LEC是在执行与所述第二网表相对应的布局图的布局和布线之前执行的。
7.根据权利要求1所述的方法，其中，
执行LEC是在执行与所述第二网表相对应的布局图的静态时序分析之前执行的。
8.根据权利要求1所述的方法，其中，
所述迁移错误的类型包括下列项中的至少一项：
非匹配引脚NMP错误；或者
非等效引脚NEP错误；并且
执行LEC包括下列项中的至少一项：
标识所述NMP错误的一个或多个实例；或者
标识所述NEP错误的一个或多个实例。
9.一种用于减少从第一网表到第二网表的迁移中的错误的系统，所述第一网表和所述第二网表表示相应的第一半导体工艺技术SPT节点和第二半导体工艺技术SPT节点下的电路设计的相应的第一实现方式和第二实现方式，至少所述第二网表被存储在非暂态计算机可读介质上，所述系统包括：
至少一个处理器；以及
至少一个存储器，所述至少一个存储器包括用于一个或多个程序的计算机程序代码；
其中，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器被配置为使所述系统执行以下操作：
标识包括在所述第二SPT节点下的时序约束列表中的组合电路，所述时序约束列表对应于初始网表，所述初始网表表示所述第二实现方式；
关于逻辑等效性检查LEC上下文，基于所标识的组合电路来增加比较点的数量，产生所述第二网表的第一版本；
在所述第二网表的所述第一版本和所述第一网表之间执行LEC，从而标识迁移错误；以及
修正所述第二网表的所述第一版本以减少所述迁移错误，从而产生所述第二网表的第二版本。
10.一种制造半导体器件的方法，所述方法包括：
从第一网表迁移到第二网表，所述第一网表和所述第二网表表示相应的第一半导体工艺技术SPT节点和第二半导体工艺技术SPT节点下的电路设计的相应的第一实现方式和第二实现方式，至少所述第二网表被存储在非暂态计算机可读介质上，所述迁移包括：
生成初始网表，所述初始网表表示所述第二实现方式；
生成与所述初始网表相对应的时序约束列表；
针对附加候选检查所述时序约束列表；
关于逻辑等效性检查LEC上下文，基于所述附加候选来增加比较点的数量，产生所述第二网表的第一版本；
在所述第二网表的所述第一版本和所述第一网表之间执行LEC，从而标识迁移错误；以及
修正所述第二网表的所述第一版本以减少所述迁移错误，从而产生所述第二网表的第二版本。
CN201911315931.XA 2019-12-19 2019-12-19 用于减少迁移错误的方法和系统 Pending CN113011122A (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201911315931.XA CN113011122A (zh) 2019-12-19 2019-12-19 用于减少迁移错误的方法和系统
US16/788,949 US11055455B1 (en) 2019-12-19 2020-02-12 Method and system for reducing migration errors
TW109144574A TWI764439B (zh) 2019-12-19 2020-12-16 製造半導體裝置的方法以及用於減少網表的遷移錯誤的系統
US17/365,468 US11699010B2 (en) 2019-12-19 2021-07-01 Method and system for reducing migration errors
US18/350,129 US20230351081A1 (en) 2019-12-19 2023-07-11 Method and system for reducing migration errors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911315931.XA CN113011122A (zh) 2019-12-19 2019-12-19 用于减少迁移错误的方法和系统

Publications (1)

Publication Number Publication Date
CN113011122A true CN113011122A (zh) 2021-06-22

Family

ID=76381369

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911315931.XA Pending CN113011122A (zh) 2019-12-19 2019-12-19 用于减少迁移错误的方法和系统

Country Status (3)

Country Link
US (3) US11055455B1 (zh)
CN (1) CN113011122A (zh)
TW (1) TWI764439B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11403448B1 (en) 2021-04-23 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for mapping foundational components during design porting from one process technology to another process technology
CN116681010B (zh) * 2023-05-17 2023-12-22 珠海妙存科技有限公司 芯片基板网表校对方法、装置、设备及介质

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080134109A1 (en) * 2005-09-29 2008-06-05 Hammouda Sherif Ahmed Abdel-Wa Analog Design Retargeting
CN102402465A (zh) * 2010-07-20 2012-04-04 英飞凌科技股份有限公司 通过逆处理的实时错误检测
US20120198398A1 (en) * 2011-01-31 2012-08-02 Michael Mahar Equivalence Checking for Retimed Electronic Circuit Designs
CN103377304A (zh) * 2012-04-30 2013-10-30 台湾积体电路制造股份有限公司 用于减小布局依赖效应的系统和方法
CN103605817A (zh) * 2012-06-05 2014-02-26 台湾积体电路制造股份有限公司 布局修改方法及系统
US20160259879A1 (en) * 2015-03-06 2016-09-08 Synopsys, Inc. System and method for netlist clock domain crossing verification
CN109145517A (zh) * 2018-10-08 2019-01-04 华大半导体有限公司 一种节约成本的芯片设计eco方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US7774735B1 (en) 2007-03-07 2010-08-10 Cadence Design Systems, Inc Integrated circuit netlist migration
US9672315B2 (en) 2009-08-05 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Optimization for circuit migration
US8185851B2 (en) 2009-08-12 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Memory building blocks and memory design using automatic design tools
US8745554B2 (en) 2009-12-28 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Practical approach to layout migration
US8423941B2 (en) 2011-08-08 2013-04-16 International Business Machines Corporation Structural migration of integrated circuit layout
US8627247B1 (en) 2012-07-11 2014-01-07 International Business Machines Corporation Systems and methods for fixing pin mismatch in layout migration
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US9659132B2 (en) 2013-06-06 2017-05-23 Nxp Usa, Inc. Method of generating a target layout on the basis of a source layout
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US9576094B2 (en) 2014-08-20 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Logic circuit and system and computer program product for logic synthesis
CN107423463B (zh) * 2017-02-23 2020-10-27 湘潭大学 一种铁电场效应晶体管模型的建立方法和系统
CN110349947A (zh) * 2018-04-02 2019-10-18 台湾积体电路制造股份有限公司 半导体装置、其设计方法及包括其的系统

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080134109A1 (en) * 2005-09-29 2008-06-05 Hammouda Sherif Ahmed Abdel-Wa Analog Design Retargeting
CN102402465A (zh) * 2010-07-20 2012-04-04 英飞凌科技股份有限公司 通过逆处理的实时错误检测
US20120198398A1 (en) * 2011-01-31 2012-08-02 Michael Mahar Equivalence Checking for Retimed Electronic Circuit Designs
CN103377304A (zh) * 2012-04-30 2013-10-30 台湾积体电路制造股份有限公司 用于减小布局依赖效应的系统和方法
CN103605817A (zh) * 2012-06-05 2014-02-26 台湾积体电路制造股份有限公司 布局修改方法及系统
US20160259879A1 (en) * 2015-03-06 2016-09-08 Synopsys, Inc. System and method for netlist clock domain crossing verification
CN109145517A (zh) * 2018-10-08 2019-01-04 华大半导体有限公司 一种节约成本的芯片设计eco方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JOACHIM PISTORIUS 等: "Equivalence verification of FPGA and structured ASIC implements", 《2007 INTERNATIONAL CONFERENCE ON FIELD PROGRAMMABLE LOGIC AND APPLICATIONS》, 12 November 2007 (2007-11-12), pages 423 - 428 *
冀禹麟: "基于形式验证方法的数字LTE芯片逻辑等价性分析及研究", 《中国优秀硕士学位论文全文数据库 信息科技辑》, vol. 2018, no. 06, 15 June 2018 (2018-06-15), pages 135 - 309 *
王霄维: "应用于集成电路形式化验证的SAT算法研究", 《中国优秀硕士学位论文全文数据库 信息科技辑》, vol. 2012, no. 03, 15 March 2012 (2012-03-15), pages 135 - 130 *

Also Published As

Publication number Publication date
US20210192112A1 (en) 2021-06-24
US20210326502A1 (en) 2021-10-21
TWI764439B (zh) 2022-05-11
US11055455B1 (en) 2021-07-06
TW202139047A (zh) 2021-10-16
US20230351081A1 (en) 2023-11-02
US11699010B2 (en) 2023-07-11

Similar Documents

Publication Publication Date Title
US20230351081A1 (en) Method and system for reducing migration errors
US10970438B2 (en) Integrated circuit design method and system
US11362090B2 (en) Semiconductor device having buried logic conductor type of complementary field effect transistor, method of generating layout diagram and system for same
US20230153514A1 (en) Integrated circuit device design method and system
US20240176944A1 (en) Semiconductor process technology assessment
US20220164514A1 (en) Region based shrinking methodology for integrated circuit layout migration
CN110728105A (zh) 修正电线布线布置的布图的方法
US20210240903A1 (en) Metal cut region location system
US20230376660A1 (en) Integrated circuit design method, system and computer program product
US20230014110A1 (en) Variable tracks and non-default rule routing
US11620426B2 (en) Automated system and method for circuit design
US20230385515A1 (en) Silicon photonics system
US20240046020A1 (en) Method and non-transitory computer-readable medium for arranging components within a semiconductor device
US20230394216A1 (en) Integrated circuit device and manufacturing method of the same
US20230289508A1 (en) Dummy cells placed adjacent functional blocks
US11776958B2 (en) Semiconductor device having buried logic conductor type of complementary field effect transistor, method of forming same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination