TWI764439B - 製造半導體裝置的方法以及用於減少網表的遷移錯誤的系統 - Google Patents

製造半導體裝置的方法以及用於減少網表的遷移錯誤的系統

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Abstract

減少第一網表到第二網表的遷移中的錯誤的方法在此揭露，第一和第二網表表示相應的第一和第二半導體工藝技術節點下的電路設計的相應的第一和第二實現方式，至少第二網表被儲存在非暫態電腦可讀介質上。方法包括：針對附加候選檢查時序約束列表，該時序約束清單與代表第二實現方式的初始網表相對應；關於邏輯等效性檢查上下文，基於附加候選增加比較點的數量，產生第二網表的第一版本；在第二網表的第一版本和第一網表之間執行邏輯等效性檢查，從而標識遷移錯誤；以及修正第二網表的第一版本以減少遷移錯誤，從而產生第二網表的第二版本。

Description

製造半導體裝置的方法以及用於減少網表的遷移錯誤的系統
本揭示內容是關於一種用於減少網表的遷移錯誤的系統和製造半導體裝置的方法。
關於半導體裝置，隨著從第一(通常是較舊的)半導體工藝技術(semiconductor process technology，SPT)節點向第二(通常是較新的)SPT節點的發展，通常將電路設計從第一SPT節點下的第一實現方式縮小(或縮放或遷移)到第二SPT節點下的相應的第二實現方式。典型地，電路設計遷移的優點包括例如裝置尺寸減小、裝置操作速度增加、裝置成本降低、裝置的壽命週期延長等。
通常，第二SPT節點下的第二組設計規則與第一SPT節點下的第一組設計規則之間存在差異。因此，在電路設計的遷移過程中會出現大量違反第二組設計規則的情況。確定第二SPT節點下的第二實現方式是反覆運算過程。每次反覆運算，第二實現方式中的錯誤(例如，違反第二組設計規則)都會減少。
本揭示內容包含一種製造半導體裝置的方法，包括：減少一第一網表到一第二網表的一遷移中的多個錯誤，第一網表和第二網表表示相應的一第一半導體工藝技術節點和一第二半導體工藝技術節點下的一電路設計的相應的一第一實現方式和一第二實現方式，至少第二網表被儲存在一非暫態電腦可讀介質上，減少多個錯誤包括：針對多個附加候選檢查一時序約束列表，時序約束列表與代表第二實現方式的一初始網表相對應；關於一邏輯等效性檢查上下文，基於多個附加候選來增加多個比較點的一數量，產生第二網表的一第一版本；在第二網表的第一版本和第一網表之間執行一邏輯等效性檢查，從而標識多個遷移錯誤；以及修正第二網表的第一版本以減少多個遷移錯誤，從而產生第二網表的一第二版本。
本揭示內容包含一種用於減少從一第一網表到一第二網表的一遷移中的多個錯誤的一系統。第一網表和第二網表表示相應的一第一半導體工藝技術節點和一第二半導體工藝技術節點下的一電路設計的相應的一第一實現方式和一第二實現方式，至少第二網表被儲存在一非暫態電腦可讀介質上，系統包括至少一個處理器以及至少一個記憶體，至少一個記憶體包括用於一個或多個程式的電腦程式代碼。至少一個記憶體、電腦程式代碼和至少一個處理器被配置為使系統執行以下操作：標識包括在第二半導體 工藝技術節點下的一時序約束清單中的多個組合電路，時序約束列表對應於一初始網表，初始網表表示第二實現方式；關於一邏輯等效性檢查上下文，基於多個所標識的組合電路來增加多個比較點的一數量，產生第二網表的一第一版本；在第二網表的第一版本和第一網表之間執行一邏輯等效性檢查，從而標識多個遷移錯誤；以及修正第二網表的第一版本以減少多個遷移錯誤，從而產生第二網表的一第二版本。
本揭示內容包含一種製造半導體裝置的方法，包括：從一第一網表遷移到一第二網表，第一網表和第二網表表示相應的一第一半導體工藝技術節點和一第二半導體工藝技術節點下的一電路設計的相應的一第一實現方式和一第二實現方式，至少第二網表被儲存在一非暫態電腦可讀介質上，遷移包括：生成一初始網表，初始網表表示第二實現方式；生成與初始網表相對應的一時序約束列表；針對多個附加候選檢查時序約束列表；關於一邏輯等效性檢查上下文，基於多個附加候選來增加多個比較點的一數量，產生第二網表的一第一版本；在第二網表的第一版本和第一網表之間執行一邏輯等效性檢查，從而標識多個遷移錯誤；以及修正第二網表的第一版本以減少多個遷移錯誤，從而產生第二網表的一第二版本。
100:半導體裝置
102:巨集
104A、104B、104C、106A、106B、106C:單元區域
200:流程圖
202:記憶體
204、206、208、210、212、220、222、224:方塊
340:方法
342、344、346、348、350:方塊
302A、302B:邏輯方塊圖/部分
328A、328B:邏輯錐
316A、318A、316B、318B:或閘
310A、310B:異或閘
312:及閘/黑箱
314A、314B:及閘
332A、334A、336A、338A、332B、334B、336B、338B:輸入線
322:反相器
320:反及閘/黑箱
330A、330B:節點
440:方法
442、444、446、448、450:方塊
400B、400C、400E、400F:邏輯錐
407A、411A、413A、407B、411B、413B:玻璃箱
403A、405A、403B、405B:D型正反器(DFF)
415A、415B:及閘(組合邏輯)
421:表
415A’、415B’:補充黑箱
460:列表
452:標記字
500:方法
504、506、508、510、512、514、516、518、520、522:方塊
600:EDA系統
602:處理器
604:儲存介質
606:電腦程式代碼/指令
608:匯流排
610:輸入輸出(I/O)介面
612:網路介面
614:網路
607:資料庫
642:使用者介面
700:系統
760:IC裝置
720:設計室
730:遮罩室
750:IC製造商/製造者(代工廠)
722:IC設計佈局圖
732:資料準備
744:遮罩製造
745:遮罩
752:晶圓製造
753:半導體晶圓
本揭露內容的各方面搭配隨附的圖式的參閱，可以對以下的詳細說明有更佳的理解。值得注意的是，根據產業的標準慣例，諸項特徵並沒有按比例繪製。實際上，諸項特徵的尺寸為了論述清晰可為任意的增大或縮小。
第1圖是根據本公開的至少一個實施例的半導體裝置的方塊圖。
第2圖是根據本公開的至少一個實施例的電路設計遷移的流程圖。
第3圖是根據本公開的至少一個實施例的積體電路佈局的區域的俯視圖。
第4A圖是根據本公開的至少一個實施例的引腳等效性檢查方法的流程圖。
第4B圖和第4C圖是根據本公開的至少一個實施例的相應的第一和第二SPT節點下的相應的邏輯錐(logic cones)的黑箱添加之前的邏輯方塊圖。
第4D圖是根據本公開的至少一個實施例的示例重命名規則的表。
第4E圖和第4F圖是根據本公開的至少一個實施例的相應的第一和第二SPT節點下的相應的邏輯錐的黑箱添加之後的邏輯方塊圖。
第4G圖是根據本公開的至少一個實施例的引腳等效性檢查的結果列表的示例。
第5圖是根據一些實施例的方法的流程圖。
第6圖是根據一些實施例的電子設計自動化(EDA) 系統的方塊圖。
第7圖是根據一些實施例的積體電路(IC)製造系統以及與其相關聯的IC製造流程的方塊圖。
以下揭露內容提供了用於實施所提供標的的不同特徵的許多不同實施例或實例。以下描述了部件、材料、值、步驟、操作、材料、佈置等的特定實例以簡化本揭露內容。當然，該等僅僅是實例，而並非旨在為限制性的。可設想到其他部件、值、操作、材料、佈置等。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複參考數字及/或字母。該重複是為了簡單和清楚的目的，並且本身並不代表所論述的各種實施例及/或配置之間的關係。
此外，在此可以使用空間相對術語，諸如「下方」、「以下」、「下部」、「上方」、「上部」等來簡化描述，以描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了圖中所示的取向之外，空間相對術語意欲包括使用或操作中的裝置/元件的不同取向。設備可以以其他方式取向(旋轉90度或在其他方向上)，並且可以類似地相應解釋在此使用的空間相對描述詞。
在一些實施例中，減少了(如果沒有消除的話)從電路設計的第一半導體工藝技術(SPT)節點下的電路設計的第一實現方式到電路設計的第二SPT節點下的第二實現方式的遷移中的遷移錯誤。一種減少遷移錯誤的方法，包括：針對附加候選檢查時序約束列表，該時序約束清單與代表第二實現方式的初始網表(netlist)相對應；關於邏輯等效性檢查(logic equivalence check，LEC)上下文，基於附加候選增加比較點的數量，產生第二網表的第一版本；在第二網表的第一版本和第一網表之間執行LEC，從而標識遷移錯誤；以及修正第二網表的第一版本以減少遷移錯誤，從而產生第二網表的第二版本。
添加比較點的數量(根據至少一些實施例)的好處是在執行佈局和佈線(placement and routing，P & R)之前和/或在執行靜態時序分析(static timing analysis，STA)之前減少了(如果沒有消除的話)遷移錯誤，從而改善了P & R和/或STA，例如在速度、效率等方面。根據另一方法，遷移不包括在P & R之前和/或STA之前檢查遷移錯誤。根據另一方法，在STA之後檢查時序違規產生與P & R步驟相關的時序違規，還會產生與遷移錯誤相關的時序違規。在開發至少一些本實施例時，已經認識到，根據另一方法過早地執行P & R和STA，因為可以減少(如果沒有消除的話)遷移錯誤，而不必執行P & R和STA。
第1圖是根據本公開的至少一個實施例的半導體 裝置100的方塊圖。
在第1圖中，半導體裝置100除其他項外還包括電路巨集(circuit macro)(以下稱為巨集)102。在一些實施例中，巨集102是SRAM巨集。在一些實施例中，巨集102是除SRAM巨集之外的巨集。巨集102除其他項外還包括單元(cell)區域104A、104B、104C等，以及單元區域106A、106B、106C等。
巨集102是根據半導體工藝技術(SPT)節點(在其之下)的電路設計的實現方式(製造)。在一些實施例中，巨集102基於表示電路設計的佈局圖來實現(製造)，該佈局圖本身已經在半導體工藝技術節點下生成。在一些實施例中，佈局圖基於表示電路設計的網表，該網表本身已經在半導體工藝技術節點下生成。根據一些實施例，在將電路設計從第一SPT節點(節點A)遷移到第二SPT節點(節點B)的上下文中，提供了通過修正節點B下的初始網表並從而生成節點B下的修正網表來減少遷移錯誤的方法。在一些實施例中，基於修正網表生成佈局圖。
第2圖是根據本公開的至少一個實施例的電路設計遷移的流程圖200。
在第2圖中，假設電路設計從第一半導體工藝技術(SPT)節點(節點A)下的第一實現方式遷移到第二SPT節點(節點B)下的第二實現方式。在一些實施例中，可以在第二SPT節點(節點B)下製造的最小電晶體尺寸比可以在第一SPT節點(節點A)下製造的最小電晶體尺 寸更小。然而，在一些實施例中，可以在第一SPT節點(節點A)下製造的最小電晶體尺寸比可以在第二SPT節點(節點B)下製造的最小電晶體尺寸更小。
在第2圖中，至少下列項被儲存在記憶體202中：電路設計的寄存器傳輸級(register-transfer level，RTL)抽象的最終版本；硬體描述語言(hardware description language，HDL)中的RTL抽象的最終版本(最終HDL版本)，例如，Verilog、VHDL等；以及表示第一實現方式的第一SPT節點(節點A)下的網表的最終版本(前驅網表)。在一些實施例中，前驅網表被稱為黃金網表。在第2圖中，前驅網表還被稱為netlist_Node_A。在一些實施例中，前驅網表是由標準單元和可以在第一節點(節點A)下製造的其他特徵組成的單元級網表。在一些實施例中，前驅網表是門級網表。在一些實施例中，前驅網表是電晶體級網表。在一些實施例中，前驅網表以不同於單元級網表、門級網表或電晶體級網表的方式表示第一實現方式。
在一些實施例中，記憶體202還包括：與前驅網表相對應的時序約束列表(timing_Node_A)。在一些實施例中，記憶體202還包括：與前驅網表相對應的佈局圖(layout_Node_A)。在一些實施例中，記憶體202是非暫態電腦可讀介質。
流程圖200包括方塊204~212。在方塊204處，從記憶體202接收前驅網表(netlist_Node_A)。方塊 204(下面更詳細地討論)將如由前驅網表(netlist_Node_A)表示的電路設計遷移到第二SPT節點(節點B)下的第二實現方式，其中，第二實現方式由在方塊204的輸出處提供的修正網表(netlist_Node_B)表示。方塊204還生成與修正網表(netlist_Node_B)相對應的時序約束列表(timing_Node_B)，其在方塊204的第二輸出處被提供到到方塊206和208中的每一個。流程從方塊204進行到方塊206。
在方塊206處，鑒於時序約束列表(timing_Node_B)，對修正網表進行佈局和佈線(P & R)，得到佈局圖(layout_Node_B)。流程從方塊206進行到方塊208。在方塊208處，鑒於時序約束列表，對佈局圖進行靜態時序分析(STA)。流程從方塊208進行到方塊210。在方塊210處，確定方塊208的STA是否指示一個或多個時序違反。如果指示一個或多個定時違反，則流程迴圈回到方塊206，在方塊206處對佈局圖進行更改以減少時序違反。在一些實施例中，如果在方塊210處沒有指示違反，則流程進行到方塊212。在方塊212處，基於佈局圖，製造下列項中的至少一項：(A)一個或多個半導體遮罩或(B)半導體裝置的層中的至少一種元件。這種半導體裝置的示例是第1圖的半導體裝置100。
返回方塊204，方塊204包括方塊220、222和224，其包括被反覆運算的迴圈。迴圈的每個第i次反覆運 算生成修正網表的第i個網表候選(netlist_candidate(i))，以及時序約束列表的相應的第i個時序候選(timing_candidate(i))，其中i為非負整數。
在迴圈的第一次反覆運算(其中，i=0)中，在方塊220處，將前驅網表(netlist_Node_A)轉換為初始網表(netlist_candidate(0))，其表示修正網表的第一候選，並生成時序約束列表(timing_candidate(0))。在方塊220處，該轉換用可以在第二節點(節點B)之下製造的相應的標準單元和其他特徵來替換前驅網表(netlist_Node_A)的標準單元和其他特徵。
在一些實施例中，該轉換用相應的標準單元或其他特徵來替換前驅網表(netlist_Node_A)中的給定標準單元或其他特徵，該相應的標準單元或其他特徵：可以在第二節點(節點B)下製造；具有相同的外部架構；並具有相同的內部架構。在一些實施例中，該轉換用相應的標準單元或其他特徵來替換前驅網表(netlist_Node_A)中的給定標準單元或其他特徵，該相應的標準單元或其他特徵：可以在第二節點(節點B)下製造；具有相同的外部架構；並且具有不同的內部架構。在一些實施例中，具有相同的外部架構是指具有相同的(一個或多個)輸入引腳、相同的(一個或多個)輸出引腳、以及相同的黑箱功能。在一些實施例中，具有相同的內部架構是指具有相同的內部元件及其內部互連，但根據相應的SPT節點而具有不同的尺寸。在一些實施例中，具有相同的內部架構是指 具有相同的內部元件及其內部互連，但根據相應的SPT節點而具有不同的尺寸和至少一些不同的材料。在一些實施例中，黑箱功能(或黑箱的功能)是指表示黑箱的(一個或多個)輸入引腳上的信號與(一個或多個)輸出引腳上的信號之間的操作關係的傳遞函數，但不瞭解構成黑箱的組件和相應的互連。對比術語是玻璃箱功能(或玻璃箱的功能)，其是指表示玻璃箱的(一個或多個)輸入引腳上的信號和(一個或多個)輸出引腳上的信號之間的操作關係的傳遞函數，但瞭解構成黑箱的組件和相應的互連。
與方塊220的轉換有關的細節可以在下列項中找到：2017年6月6日授權的美國專利No.9,672,315、2017年5月23日授權的美國專利No.9,659,132、2017年2月21日授權的美國專利No.9,576,094、2016年3月2日授權的美國專利No.9,275,186、2014年9月2日授權的美國專利No.8,826,195、2014年6月3日授權的美國專利No.8,745,554、2014年1月14日授權的美國專利No.8,631,365、2014年1月7日授權的美國專利No.8,627,247、2013年4月16日授權的美國專利No.8,423,941、以及2010年8月10日授權的美國專利No.7,774,735，這些專利的全部內容通過引用合併於此。
流程從方塊220進行到方塊222。在方塊222處，擴展了形式驗證(formal verification，FV)的基礎(參見第3圖、第4A圖至第4E圖和第5圖)，從而有 助於進行擴展的FV。在一些實施例中，如下面更詳細討論的(參見第3圖、第4A圖至第4E圖和第5圖)，針對其擴展FV進行檢查的遷移錯誤的類型包括非匹配引腳(not-matched pin，NMP)錯誤或非等效引腳(non-equivalent pin，NEP)錯誤中的至少一項。
流程從方塊222進行到方塊224，其中，相對於擴展的基礎(基礎已在方塊222中擴展)執行FV，使得方塊224為確定第i個網表候選(netlist_candidate(i))中是否存在任何遷移錯誤的判定方塊(參見第3圖、第4A圖至第4E圖和第5圖)。如果判定方塊224的結果為是(意味著存在一個或多個遷移錯誤)，則流程迴圈回到方塊220，其中，對第i個網表候選(netlist_candidate(i))進行更改以減少遷移錯誤，這產生第(i+1)個候選(netlist_candidate(i+1))，並生成相應的時序候選(timing_candidate(i+1))。如果判定方塊224的結果為否(意味著沒有遷移錯誤)，則：第i個網表候選(netlist_candidate(i))被認為是修正網表(netlist_Node_B)；相應的第i個時序候選(timing_candidate(i))被視為相應的時序約束列表(timing_Node_B)；並且流程從方塊204進行到方塊206(如上所述)。
包括擴展的FV的益處是可以在達到方塊206的P & R和方塊208的STA之前減少(如果未消除的話)遷移錯誤，其改善方塊206的P & R和方塊208的STA， 例如，在速度、效率等方面。根據另一方法，遷移步驟僅包括轉換步驟(對應於方塊220)而不包括擴展的FV(對應於方塊222-224)，其中，遷移步驟之後是P & R步驟(對應於方塊206)和STA步驟(對應於方塊208)的序列。根據另一方法，在STA步驟之後檢查時序違規產生與P & R步驟相關的時序違規，還會產生與遷移錯誤相關的時序違規。在開發至少一些本實施例時，已經認識到，根據另一方法過早地執行P & R步驟和STA步驟，因為可以減少(如果沒有消除的話)遷移錯誤，而不必執行P & R步驟和STA步驟。
第3圖是根據本公開的至少一個實施例的遷移錯誤檢查方法340的流程圖。
方法340表示在第2圖的方塊224處執行的遷移錯誤檢查的示例。
方法340包括方塊342~350。第3圖遵循與第2圖相同的(上面討論的)假設，使得第3圖假設：電路設計從第一SPT節點(節點A)下的第一實現方式遷移到第二SPT節點(節點B)下的第二實現方式；並且第一實現方式由前驅網表表示，並且第二實現方式由修正網表的第i個候選表示。
在一些實施例中，為了評估前驅網表中的引腳映射到修正網表中的相應引腳的準確性，電子設計自動化(electronic design automation，EDA)系統(參見第6圖)將每個網表分解成較小的塊，並然後分析前驅網 表的塊與修正網表的塊相對應的程度。在一些實施例中，這些塊稱為邏輯錐，這些塊(邏輯錐)在比較點處彼此連接，並且前驅網表和修正網表中的每一個都被表示為由邏輯錐和比較點組成的相應集合。
在一些實施例中，比較點的示例包括電路內的時序邏輯的實例的輸入、電路的主輸出、電路內的黑箱的輸入等。在一些實施例中，邏輯錐是組合邏輯的實例。在一些實施例中，邏輯錐包括組合閘的佈置。在一些實施例中，較大邏輯錐包括較小邏輯錐。在一些實施例中，邏輯錐的輸入的示例包括時序邏輯的實例的輸出、主輸入、黑箱的輸出等。
在方法340的方塊342處，標識第一半導體工藝技術(SPT)節點(節點A)下的前驅網表(黃金網表)中的邏輯錐以及修正網表的第i個候選中的相應邏輯錐。流程從方塊342進行到方塊344。
在方塊344處，通過將選定的玻璃箱轉換為相應的黑箱來擴展與第二SPT節點(節點B)下的候選網表相對應的比較點的列表(參見第4A圖至第4E圖和第5圖)。在一些實施例中，將選定的玻璃箱轉換成相應的黑箱稱為將選定的玻璃箱黑箱化。流程從方塊344進行到方塊346，方塊346是判定方塊。
在方塊346處，基於比較點的擴展列表，確定第一SPT節點(節點A)下的邏輯錐是否具有與第二SPT節點(節點B)下的相應邏輯錐相同的輸入和相同的黑箱 功能。在一些實施例中，對於第一SPT節點(節點A)下的每個邏輯錐以及相關的修正網表的第i個候選的相應邏輯錐的輸入值(比較點)的所有可能的組合，EDA系統確定第一SPT節點(節點A)下的邏輯錐(比較點)的輸出是否與第i個候選的相應邏輯錐的輸出相同；如果相同，則EDA系統認為黑箱功能是相同的。
如果判定方塊346的結果為是，則流程進行到方塊348，其表示設計流程的下一階段。方塊348的示例是第2圖的P & R方塊206。判定方塊346的肯定(是)結果意味著已經確定相應的黑箱功能已被確定為相同的，使得不存在非映射引腳(NMP)類型映射錯誤或非等效引腳(NEP)類型映射錯誤。
如果判定方塊346的結果為否(意味著一個或多個相應的黑箱功能已被確定為不相同)，則流程進行到方塊350。判定方塊346的否定(否)結果意味著存在一個或多個NMP類型映射錯誤和/或一個或多個NEP類型錯誤。在方塊350處，修正候選網表以便減少映射錯誤。在一些實施例中，流程從方塊350迴圈回到方塊342。
作為用於說明方法340的各方面的示例，第3圖示出了：示例前驅網表的第一部分(為簡單起見)，第一部分表示為邏輯方塊圖302A；以及第i個候選的第二部分(為簡單起見)，第二部分表示為邏輯方塊圖302B。
部分302A包括：邏輯錐328A；或(OR)閘316A和或閘318A。或閘318A的輸出代表部分302A的輸出。 邏輯錐328A的輸出耦合到或閘318A的第一輸入。或閘316A的輸出耦合至或閘318A的第二輸入。
部分302B包括：邏輯錐328B；或閘316B和或閘318B。或閘318B的輸出代表部分302B的輸出。邏輯錐328B的輸出耦合到或閘318B的第一輸入。或閘316B的輸出耦合至或閘318B的第二輸入。
邏輯錐328A包括異或(XOR)閘310A、及(AND)閘312和及閘314A。異或閘310A的輸出和及閘312的輸出連接至及閘314A的相應的第一輸入和第二輸入。節點330A處的及閘314A的輸出代表邏輯錐328A的輸出。邏輯錐328A的輸入包括：連接到異或閘310A的第一輸入的輸入線332A、連接到異或閘310A的第二輸入和及閘312的第一輸入中的每一個的輸入線336A、以及連接到及閘312的第二輸入的輸入線334A。
邏輯錐328B包括異或閘310B、反及(NAND)閘320、反相器322和及閘314B。反及閘320的輸出連接到反相器322的輸入。異或閘310B的輸出和反相器322的輸出連接到及閘314B的相應的第一和第二輸入。節點330B處的及閘314B的輸出代表邏輯錐328B的輸出。邏輯錐328B的輸入包括：連接到異或閘310B的第一輸入的輸入線332B、連接到異或閘310B的第二輸入和反及閘320的第一輸入中的每一個的輸入線336B、以及連接到反及閘320的第二輸入的輸入線334B。
在該示例的上下文中，邏輯錐328B具有與邏輯 錐328A不同的內部架構，因為邏輯錐328B的反及閘320和反相器322已被替代為邏輯錐328A的及閘312。然而，邏輯錐328B具有與邏輯錐328A相同的黑箱功能。
返回方塊344，但在該示例的上下文中，如果邏輯錐328A的及閘312出現在黃金時序圖中，並且相應地，邏輯錐328B的反及閘320出現在相應的候選時序約束中，則通過“黑箱化”及閘312和相應的反及閘320來擴展比較點的列表，其中，這種擴展可以揭示潛在的NEP。流程從方塊344進行到方塊346。在方塊346處，確定第一SPT節點(節點A)下的邏輯錐的輸入是否與第二SPT節點(節點B)下的相應邏輯錐的輸入相同，以及第一SPT節點(節點A)下的現在的黑箱312的輸入是否與第二SPT節點(節點B)下的現在的黑箱320的輸入相同。
如果在方塊346處確定輸入不相同，則存在一個或多個NMP類型映射錯誤和/或一個或多個NEP類型錯誤，因此流程然後進行到方塊350。在方塊350處，修正候選網表以減少NMP錯誤。
如果在方塊346處確定輸入相同，則流程進行到方塊348。
第4A圖是根據本公開的至少一個實施例的引腳等效性檢查方法440的流程圖。
方法440表示在第2圖的方塊222處執行的擴展FV的一部分的示例，其中，該部分涉及驗證相應的引腳是等效的。在相應的附第4B圖至第4F圖中示出了用於說明 方法440的各方面的示例。
第4B圖和第4C圖是根據本公開的至少一個實施例的相應的第一和第二SPT節點下的相應的邏輯錐400B和400C的黑箱添加之前的邏輯方塊圖。
第4D圖是根據本公開的至少一個實施例的示例重命名規則的表421。
第4E圖和第4F圖是根據本公開的至少一個實施例的相應的第一和第二SPT節點下的相應的邏輯錐400E和400F的黑箱添加之後的邏輯方塊圖。
第4G圖是根據本公開的至少一個實施例的引腳等效性檢查的結果列表460的示例。
返回第4A圖，方法440包括方塊442~450。在方塊442處，標識第一SPT節點(節點A)下的前驅網表中的邏輯錐和修正網表的第i個候選中的相應邏輯錐。流程從方塊442進行到方塊444。
在方塊444處，針對附加候選檢查與節點B下的候選網表相對應的時序約束列表。在一些實施例中，時序約束清單中的組合邏輯的每個實例代表附加候選。流程從方塊444進行到方塊446。
在一些實施例中，組合邏輯(有時也稱為時間獨立邏輯)是其輸出取決於當前的(一個或多個)輸入而不取決於(一個或多個)輸入的歷史的一種數位邏輯。組合邏輯的示例包括單個組合閘或單個組合閘的組合。單個組合閘的示例是反及閘。單個組合閘的組合的示例是與(AND) 和反相器串聯連接以表示反及閘的等同物。在一些實施例中，時序邏輯是其輸出不僅取決於當前的(一個或多個)輸入而且還取決於(一個或多個)輸入的歷史的一種數位邏輯。時序邏輯的示例是D型正反器(D flip-flop，DFF)。換句話說，順序閘具有記憶，而組合閘沒有記憶。根據另一方法，順序閘被視為比較點的來源。
回到示出方法440的各方面的示例：第4B圖示出了黑箱(black box，BB)添加之前(預BB添加)的示例前驅網表的第一部分(為簡單起見)，預BB添加的第一部分被表示為邏輯錐400B；以及第4C圖示出了在BB添加之前(預BB添加)的修正網表的示例第i個候選的第二部分(為簡單起見)，預BB添加的第二部分被表示為邏輯錐400C。
邏輯錐400B包括：被表示為玻璃箱407A、411A和413A的組合邏輯的實例；以及時序邏輯的實例，例如，D型正反器(DFF)403A和DFF 405A。時序邏輯(例如，D型正反器(DFF)403A和DFF 405A)的輸入被視為表示相應的比較點。邏輯錐400B進一步包括例如被示為及閘415A的組合邏輯的實例。這裡，出於解釋如何擴展網表的目的(參見方塊446的討論)，未將組合邏輯415A(及閘415A)示出為玻璃箱。
邏輯錐400C包括：被表示為玻璃箱407B、411B和413B的組合邏輯的實例；以及時序邏輯的實例，即DFF 403B和DFF 405B。這裡，出於解釋如何擴展網表的目 的(參見方塊446的討論)，未將組合邏輯415B(及閘415B)示出為玻璃箱。
在方塊446處，將在時序約束清單中標識的組合邏輯的每個實例從在網表中表示為玻璃箱轉換為在網表中表示為相應的黑箱。每個新轉換的黑箱都代表附加比較點，從而通過向網表添加一個或多個比較點來“擴展”網表。在一些實施例中，相對於“擴展”之前在網表中包括的比較點的數量，通過添加新轉換的黑箱在增加比較點的總數的方面擴展網表。在一些實施例中，這種從玻璃箱到相應的補充黑箱的轉換包括刪除與組合邏輯的給定實例相關聯的任何定義。
作為方塊446中的轉換的一部分，對於第一SPT節點(節點A)下的邏輯錐中的每個要轉換的玻璃箱以及第二SPT節點(節點B)下的邏輯錐中的相應的要轉換的玻璃箱，提供了將前者的輸入一對一(1：1)映射到後者的相應輸入的規則。在一些實施例中，這種映射是在不同於一對一(1：1)的基礎上執行的。第4D圖中的表421提供了用於將第一SPT節點(節點A)下的邏輯錐(例如，邏輯錐400B)中的給定的要轉換的玻璃箱的輸入映射到第二SPT節點(節點B)下的邏輯錐(例如，邏輯錐400C)中的給定的要轉換的玻璃箱的相應輸入的規則表的簡單示例。在第4D圖的示例的上下文中，表421包括：將及閘415A的端子#1上的輸入“a”映射到及閘415B的端子#1上的輸入“A2”的規則；將及閘415A的端子#2上的 輸入“b”映射到及閘415B的端子#2上的輸入“A1”的規則；以及將及閘415A的端子#3上的輸出“z”映射到及閘415B的端子#3上的輸入“Z”的規則。
再次回到示出方法440的各方面的示例：在前驅網表的第一部分(為簡單起見)的示例的上下文中(在第4B圖中開始為邏輯錐400B)，第4E圖示出BB添加之後(後BB添加)的前驅網表的第一部分的示例為邏輯錐400E；以及在修正網路的示例第i個候選的第二部分(為簡單起見)的示例的上下文中(在第4C圖中開始為邏輯錐400C)，第4F圖示出BB添加之後(後BB添加)的第i個候選的第二部分的示例為邏輯錐400F。
邏輯錐400E對應於邏輯錐400B，但有例外。例外是BB添加的表現。在邏輯錐400E中，邏輯錐400B的及閘415A已在邏輯錐400E中被替換為補充黑箱415A’。邏輯錐400F對應於邏輯400C，但有例外。例外是BB添加的表現。在邏輯錐400F中，邏輯錐400C的及閘415B已在邏輯錐400F中被替換為補充黑箱415B’。
流程從方塊446進行到方塊448。在方塊448處，相應的比較點(即相應的順序邏輯和黑箱)的輸入和輸出被一對一(1：1)地比較以標識非等效點(NEP)類型的遷移錯誤的實例。在一些實施例中，這種映射是在不同於一對一(1：1)的基礎上執行的。流程從方塊448進行到方塊450。在方塊450處，修正網表的第i個候選被修正 以減少(一個或多個)NEP錯誤。
在第4E圖的示例的上下文中，補充黑箱415A’的輸入“a”和“b”被示為連接到補充黑箱415A’的相應端子#1和#2。然而，根據示例表421中的規則，補充黑箱415B’的輸入“A1”應被連接到補充黑箱415B’的端子#2，並且補充黑箱415B’的輸入“A2”應被連接到補充黑箱415B’的端子#1。然而，在第4F圖的示例的上下文中，存在輸入的“交叉連接”，其中，補充黑箱415B’的輸入“A1”和“A2”被示為連接到補充黑箱415B’的相應端子#1和#2。因此，在第4D圖至第4F圖的示例中，在方塊448處，補充黑箱415B’的輸入的交叉連接引起了NEP錯誤。第4G圖是引腳等效性檢查的結果的列表460的示例，更具體地，是方塊448的比較的示例結果。在第4G圖的示例中，輸入的“交叉連接”的示例由附圖標記字452指示。
第5圖是根據一些實施例的方法500的流程圖。
根據一些實施例，除其他項外，方法500還包括從電路設計的第一實現方式遷移到電路設計的第二實現方式的方塊504。除了方塊504之外，方法500還包括方塊506~510。
在一些實施例中，方法500是從第一網表遷移到第二網表的方法。第一網表表示在第一半導體工藝技術(SPT)節點(節點A)下的電路設計的第一實現方式。第一網表的示例是第2圖的前驅網表(netlist_Node_A)。 第二網表表示第二SPT節點(節點B)下的電路設計的第二實現方式。第二網表的示例是第2圖的第二網表(netlist_Node_B)。
根據一些實施例，方法500例如可以使用EDA系統600(參見下面討論的第6圖)來實現。在一些實施例中，至少第二網表被儲存在非暫態電腦可讀介質上。
在第5圖中，方塊504包括方塊512~522。在方塊512處，生成初始網表，該初始網表表示第二實現方式。流程從方塊512進行到方塊514。在方塊514處，生成與初始網表相對應的時序約束列表。與初始網表相對應的初始時序約束列表的示例是第2圖中的時序約束列表的第i個時序候選(timing_candidate(i))，其中，i=0，即第0個時序候選(timing_candidate(0))。流程從方塊514進行到方塊516。
在方塊516處，針對附加候選檢查第i個時序候選(timing_candidate(i))。在一些實施例中，第i個時序候選中的組合邏輯的每個實例代表附加候選。流程從方塊516進行到方塊518。
在方塊518處，關於邏輯等效性檢查(LEC)的上下文，基於附加候選增加初始網表中的比較點的數量，得到第二網表的第一版本。第二網表的第一版本的示例是第2圖中的第i個網表候選(netlist_candidate(i))，其中，i=0，即第0個網表候選(netlist_candidate(0))。在一些實施例中，通過將在第i個時序候選中標 識的組合邏輯的每個實例從在初始網表中被表示為玻璃箱轉換為被表示為第i個網表候選的相應的補充黑箱，來增加初始網表中的比較點的數量。在一些實施例中，這種從玻璃箱到相應的補充黑箱的轉換包括刪除與組合邏輯的給定實例相關聯的任何定義。流程從方塊518進行到方塊520。
在方塊520處，在第二網表的第一版本和第一網表之間執行LEC，從而標識遷移錯誤。第一網表的示例是第2圖的第一SPT節點(節點A)下的前驅網表(netlist_Node_A)。由方塊522的LEC檢查標識出的遷移錯誤的示例包括非匹配引腳(NMP)錯誤(參見第3圖)或非等效引腳(NEP)錯誤(參見第4A圖至第4E圖)中的至少一項。流程從方塊520進行到方塊522。
在方塊522處，修正第二網表的第一版本以減少遷移錯誤，從而產生第二網表的第二版本。第二版本的示例在第2圖中為修正網表(netlist_Node_B)。在第2圖中，從方塊204提供到方塊206的第i個網表候選(netlist_candidate(i))被認為是修正網表(netlist_Node_B)。在一些實施例中，在方塊522處，初始網表被第二網表的第二版本覆蓋，並且流回迴圈到(未示出)方塊514。這種回迴圈的示例是第2圖中流程從方塊224進行到方塊220。流程從方塊522進行到方塊504之外並進入方塊506。
在方塊506處，鑒於時序約束列表，對第一網表 的第二版本進行佈局和佈線(P & R)，從而得到佈局圖。流程從方塊506進行到方塊508。在方塊508處，鑒於時序約束列表，對佈局圖進行靜態時序分析(STA)。在一些實施例中，如果在方塊508中標識出一個或多個時序錯誤，則流程回迴圈(未示出)到方塊506，其中，修正佈局圖以便減少(一個或多個)時序錯誤。流程從方塊508進行到方塊510。
在方塊510處，基於與第二網表相對應的佈局圖，製造下列項中的至少一項：(A)一個或多個半導體遮罩或(B)半導體裝置的層中的至少一個元件中。參見下面第7圖的討論。在一些實施例中，製造還包括基於與第二網表相對應的佈局圖來執行一個或多個光刻曝光。
第6圖是根據一些實施例的電子設計自動化(EDA)系統600的方塊圖。
在一些實施例中，EDA系統600包括APR系統。根據一個或多個實施例，本文描述的設計佈線佈置的佈局圖的方法例如可以根據一些實施例使用EDA系統600來實現。
在一些實施例中，EDA系統600是通用計算設備，包括硬體處理器602和非暫態電腦可讀儲存介質604。除其他項外，儲存介質604還編碼有(即儲存)電腦程式代碼606，即可執行指令集。由硬體處理器602執行指令606(至少部分地)代表EDA工具，該EDA工具根據一個或多個下文所提及的過程和/或方法來實現例如本文中 所描述的方法的一部分或全部。對於給定的電路設計，儲存介質還包括相關的檔，例如，RTL抽象、HDL表示、netlist_Node_A、Timing_Node_A、layout_Node_A、netlist_Node_B、Timing_Node_B、layout_Node_B等。
處理器602通過匯流排608電耦合到電腦可讀儲存介質604。處理器602還通過匯流排608電耦合到輸入/輸出(input/output，I/O)介面610。網路介面612也通過匯流排608電耦合到處理器602。網路介面612連接到網路614，使得處理器602和電腦可讀儲存介質604能夠通過網路614連接到外部要素。處理器602被配置為執行編碼在電腦可讀儲存介質604中的電腦程式代碼606，以使EDA系統600可用於執行所提到的過程和/或方法的一部分或全部。在一個或多個實施例中，處理器602是中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、專用積體電路(application specific integrated circuit，ASIC)、和/或合適的處理單元。
在一個或多個實施例中，電腦可讀儲存介質604是電、磁、光、電磁、紅外和/或半導體系統(或裝置或設備)。例如，電腦可讀儲存介質604包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁片、和/或光碟。在使用光碟 的一個或多個實施例中，電腦可讀儲存介質604包括光碟唯讀記憶體(compact disk-read only memory，CD-ROM)、光碟讀/寫光碟(compact disk-read/write，CD-R/W)、和/或數位視訊光碟(digital video disc，DVD)。
在一個或多個實施例中，儲存介質604儲存電腦程式代碼606，該電腦程式代碼606被配置為使EDA系統600(其中，這種執行(至少部分地)代表EDA工具)可用於執行所提到的過程和/或方法的一部分或全部。在一個或多個實施例中，儲存介質604還儲存有助於執行所提到的過程和/或方法的一部分或全部的資訊。在一個或多個實施例中，儲存介質604儲存標準單元的資料庫607，這些標準單元包括本文所公開的此類標準單元。
EDA系統600包括I/O介面610。I/O介面610耦合到外部電路。在一個或多個實施例中，I/O介面610包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕、和/或游標方向鍵，以用於將資訊和命令傳達給處理器602。
EDA系統600還包括耦合到處理器602的網路介面612。網路介面612允許EDA系統600與一個或多個其他電腦系統所連接的網路614進行通信。網路介面612包括無線網路介面，例如，BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如，ETHERNET、USB或IEEE-1464。在一個或多個實施 例中，在兩個或多個EDA系統600中實現了所述過程和/或方法的一部分或全部。
EDA系統600被配置為通過I/O介面610接收資訊。通過I/O介面610接收的資訊包括指令、資料、設計規則、標準單元庫、和/或其他用於由處理器602處理的參數中的一個或多個。資訊通過匯流排608傳輸到處理器602。EDA系統600被配置為通過I/O介面610接收與UI相關的資訊。該資訊作為使用者介面(user interface，UI)642儲存在電腦可讀儲存介質604中。
在一些實施例中，所提到的過程和/或方法的一部分或全部被實現為用於由處理器執行的獨立軟體應用。在一些實施例中，所提到的過程和/或方法的一部分或全部被實現為作為附加軟體應用的一部分的軟體應用。在一些實施例中，所提到的過程和/或方法的一部分或全部被實現為軟體應用的外掛程式。在一些實施例中，所提到的過程和/或方法中的至少一個被實現為作為EDA工具的一部分的軟體應用。在一些實施例中，所提到的過程和/或方法的一部分或全部被實現為EDA系統600使用的軟體應用。在一些實施例中，使用諸如可從CADENCE DESIGN SYSTEMS,Inc.獲得的VIRTUOSO®、或另一合適的佈局生成工具之類的工具生成包括標準單元的佈局圖。
在一些實施例中，這些過程被實現為儲存在非暫態電腦可讀記錄介質中的程式的功能。非暫態電腦可讀記錄介質的示例包括但不限於外部/可移動和/或內部/內置的 儲存裝置或儲存單元，例如，光碟(例如，DVD)、磁片(例如，硬碟)、半導體記憶體(例如，ROM、RAM)、儲存卡等中的一項或多項。
第7圖是根據一些實施例的積體電路(integrated circuit，IC)製造系統700以及與其相關聯的IC製造流程的方塊圖。
在一些實施例中，基於佈局圖，使用製造系統700來製造下列項中的至少一項：(A)一個或多個半導體遮罩或(B)半導體裝置的層中的至少一個元件中。
在第7圖中，IC製造系統700包括在與製造IC裝置760有關的設計、開發、以及製造週期和/或服務中彼此交互的實體，例如，設計室720、遮罩室730和IC製造商/製造者(“代工廠”)750。系統700中的實體通過通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如，內部網和互聯網。通信網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體進行交互，並向一個或多個其他實體提供服務和/或從其接收服務。在一些實施例中，設計室720、遮罩室730和IC製造商/製造者750中的兩個或更多個由單個較大的公司擁有。在一些實施例中，設計室720、遮罩室730和IC製造商/製造者750中的兩個或更多個在公共設施中共存並使用公共資源。
設計室(或設計團隊)720生成IC設計佈局圖722。IC設計佈局圖722包括為IC裝置760設計的各種 幾何圖案。幾何圖案對應於組成要製造的IC裝置760的各種元件的金屬、氧化物、或半導體層的圖案。各個層組合以形成各種IC特徵。例如，IC設計佈局圖722的一部分包括在半導體襯底(例如，矽晶圓)中形成的各種IC特徵(例如，有源區域、柵極電極、源極和漏極、層間互連的金屬線或過孔、以及焊盤的開口)以及設置在半導體襯底上的各種材料層。設計室720實施適當的設計過程以形成IC設計佈局圖722。設計過程包括邏輯設計、物理設計、或佈局和佈線中的一個或多個。IC設計佈局圖722呈現在具有幾何圖案資訊的一個或多個資料檔案中。例如，IC設計佈局圖722可以以GDSII檔案格式或DFII檔案格式表達。
遮罩室730包括資料準備732和遮罩製造744。遮罩室730使用IC設計佈局圖722來製造一個或多個遮罩745，其根據IC設計佈局圖722被用來製造IC裝置760的各個層。遮罩室730執行遮罩資料準備732，其中，IC設計佈局圖722被轉換成代表性資料檔案(representative data file，“RDF”)。遮罩資料準備732將RDF提供給遮罩製造744。遮罩製造744包括遮罩寫入器。遮罩寫入器將RDF轉換為襯底上的圖像，例如，遮罩(調製盤)745或半導體晶圓753。遮罩資料準備732處理IC設計佈局圖722，以符合遮罩寫入器的特定特性和/或IC製造商/製造者750的要求。在第7圖中，遮罩資料準備732和遮罩製造744被示為單獨的元件。在 一些實施例中，遮罩資料準備732和遮罩製造744可以統稱為遮罩資料準備。
在一些實施例中，遮罩資料準備732包括光學接近校正(optical proximity correction，OPC)，其使用光刻增強技術來補償圖像誤差，例如，可能由衍射、干涉、其他工藝影響等引起的圖像誤差。OPC調整IC設計佈局圖722。在一些實施例中，遮罩資料準備732包括進一步的解析度增強技術(resolution enhancement techniques，RET)，例如，離軸照明、子解析度輔助特徵、相移遮罩、其他合適的技術等或其組合。在一些實施例中，還使用反光刻技術(inverse lithography technology，ILT)，其將OPC視為反成像問題。
在一些實施例中，遮罩資料準備732包括遮罩規則檢查器(mask rule checker，MRC)，其利用一組遮罩創建規則來檢查已經在OPC中進行過處理的IC設計佈局圖722，該組遮罩創建規則合包含某些幾何和/或連線性限制以確保足夠的餘量，以解決半導體製造工藝中的可變性等。在一些實施例中，MRC修改IC設計佈局圖722以補償遮罩製造744期間的限制，這可以撤銷由OPC執行的部分修改以滿足遮罩創建規則。
在一些實施例中，遮罩資料準備732包括光刻工藝檢查(lithography process checking，LPC)，其模擬將由IC製造商/製造者750實施以製造IC裝置760的工藝。LPC基於IC設計佈局圖722來模擬該工藝 以創建類比製造裝置，例如，IC裝置670。LPC類比中的工藝參數可以包括與IC製造週期的各個工藝相關聯的參數、與用於製造IC的工具相關聯的參數、和/或製造工藝的其他方面。LPC考慮了各種因素，例如，航空圖像對比度、焦深(depth of focus，“DOF”)、遮罩誤差增強因素(mask error enhancement factor，“MEEF”)、其他合適的因素等或其組合。在一些實施例中，在通過LPC創建了類比製造裝置之後，如果模擬裝置在形狀上不夠接近以滿足設計規則，則重複OPC和/或MRC以進一步完善IC設計佈局圖722。
應當理解，為了清楚起見，遮罩資料準備732的以上描述已被簡化。在一些實施例中，資料準備732包括諸如邏輯操作(logic operation，LOP)之類的附加特徵，以根據製造規則來修改IC設計佈局圖722。此外，可以以各種不同的循序執行在資料準備732期間應用於IC設計佈局圖722的處理。
在遮罩資料準備732之後並且在遮罩製造744期間，基於經修改的IC設計佈局圖722來製造遮罩745或一組遮罩745。在一些實施例中，遮罩製造744包括基於IC設計佈局圖722來執行一個或多個光刻曝光。在一些實施例中，基於經修改的IC設計佈局722，使用電子束(e-beam)或多個電子束的機制來在遮罩(光遮罩或調製盤)745上形成圖案。可以以各種技術形成遮罩745。在一些實施例中，遮罩745是使用二進位技術形成的。在一 些實施例中，遮罩圖案包括不透明區域和透明區域。用於曝光已經塗覆在晶圓上的圖像敏感材料層(例如，光致抗蝕劑)的輻射束(例如，紫外線(ultraviolet，UV)束)被不透明區域阻擋並且透射通過透明區域。在一個示例中，遮罩745的二元遮罩版本包括透明襯底(例如，熔融石英)以及塗覆在二元遮罩的不透明區域中的不透明材料(例如，鉻)。在另一示例中，使用相移技術形成遮罩745。在遮罩745的相移遮罩(phase shift mask，PSM)版本中，在相移遮罩上形成的圖案中的各個特徵被配置為具有適當的相差以增強解析度和成像品質。在各個示例中，相移遮罩可以是衰減PSM或交替PSM。由遮罩製造744生成的(一個或多個)遮罩被用於各個工藝中。例如，這樣的(一個或多個)遮罩被用於離子注入工藝以在半導體晶圓753中形成各種摻雜區域，被用於蝕刻工藝以在半導體晶圓753中形成各種蝕刻區域，和/或用於在其他合適的工藝。
IC製造商/製造者750包括晶圓製造752。IC製造商/製造者750是IC製造企業，其包括一個或多個用於製造各種不同IC產品的製造設施。在一些實施例中，IC製造商/製造者750是半導體鑄造廠。例如，可能存在用於多個IC產品的前端製造(前端(front-end-of-line，FEOL)製造)的製造設施，而第二製造設施可以提供用於互連和封裝IC產品的後端製造(後端(back-end-of-line，BEOL)製造)，並且第三製造設施可以為鑄造業務提供其他服務。
IC製造商/製造者750使用由遮罩室730製造的(一個或多個)遮罩745來製造IC裝置760。因此，IC製造商/製造者750至少間接地使用IC設計佈局圖722來製造IC裝置760。在一些實施例中，半導體晶圓753由IC製造商/製造者750使用(一個或多個)遮罩745來製造以形成IC裝置760。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖722來執行一次或多次光刻曝光。半導體晶圓753包括矽襯底或在其上形成有材料層的其他合適的襯底。半導體晶圓753還包括(在隨後的製造步驟中形成的)各種摻雜區域、電介質特徵、多級互連等中的一個或多個。
關於積體電路(IC)製造系統(例如，第7圖的系統700)以及與之相關聯的IC製造流程的細節例如在下列項中找到：2016年2月9日授權的美國專利No.9,256,709、2015年10月1日公開的授權前公開No.20150278429、2014年2月6日公開的美國授權前公開No.20140040838、以及2007年8月21日授權的美國專利No.7,260,442，其全部內容在此通過引用結合於此。
在一些實施例中，一種(製造半導體裝置的)方法，包括：減少第一網表到第二網表的遷移中的錯誤，第一和第二網表表示相應的第一和第二半導體工藝技術(SPT)節點下的電路設計的相應的第一和第二實現方式，至少第二網表被儲存在非暫態電腦可讀介質上，減少錯誤包括： 針對附加候選檢查時序約束列表，該時序約束清單與代表第二實現方式的初始網表相對應；關於邏輯等效性檢查(LEC)上下文，基於附加候選增加比較點的數量，產生第二網表的第一版本；在第二網表的第一版本和第一網表之間執行LEC，從而標識遷移錯誤；以及修正第二網表的第一版本以減少遷移錯誤，從而產生第二網表的第二版本。在實施例中，檢查時序約束列表包括：將時序約束清單中的組合電路相應地標識為附加候選；並且增加比較點的數量包括：針對代表所標識的組合電路中的相應的一個組合電路的初始網表的每個所標識的元件，將所標識的元件轉換為補充黑箱，從而產生第二網表的第二版本。在實施例中，轉換包括：從初始網表中刪除與初始網表的所標識的元件相關聯的定義。在實施例中，檢查時序約束列表包括：將時序約束清單中的組合電路相應地標識為附加候選；並且增加比較點數目包括：針對代表所標識的組合電路中的相應的一個組合電路的初始網表的每個所標識的元件，映射初始網表中的所標識的元件的引腳的名稱以及第一網表中的相應的元件的相應的引腳的名稱。在實施例中，映射引腳的名稱包括生成一個或多個表，該一個或多個表在一對一(1：1)的基礎上將初始網表中的所標識的元件的引腳的名稱與第一網表中的相應的元件的相應的引腳的名稱相關聯。在實施例中，執行LEC是在執行與第二網表相對應的佈局圖的佈局和佈線(P & R)之前執行的。在一個實施例中，執行LEC是在執行與第二網表相對應的佈局圖的 靜態時序分析之前執行的。在實施例中，遷移錯誤的類型包括非匹配引腳(NMP)錯誤或非等效引腳(NEP)錯誤中的至少一個；並且執行LEC包括標識NMP錯誤的一個或多個實例、或者標識NEP錯誤的一個或多個實例中的至少一個。在實施例中，該方法還包括：基於與第二網表的第二版本相對應的佈局圖，執行下列操作之一：(A)進行一次或多次光刻曝光；(B)製造一個或多個光刻遮罩；或者(C)製造半導體裝置的層中的至少一個元件。
在一些實施例中，一種(用於減少從第一網表到第二網表的遷移中的錯誤，第一和第二網表表示相應的第一和第二半導體工藝技術(SPT)節點下的電路設計的相應的第一和第二實現方式，至少第二網表被儲存在非暫態電腦可讀介質上)的系統包括至少一個處理器和至少一個記憶體，該至少一個記憶體包括用於一個或多個程式的電腦程式代碼；其中，所述至少一個記憶體、所述電腦程式代碼和所述至少一個處理器被配置為使所述系統執行以下操作：標識包括在第二SPT節點下的時序約束清單中的組合電路，該時序約束清單對應於初始網表，該初始網表表示第二實現方式；關於邏輯等效性檢查(LEC)上下文，基於所標識的組合電路增加比較點的數量，產生第二網表的第一版本；在第二網表的第一版本和第一網表之間執行LEC，從而標識遷移錯誤；以及修正第二網表的第一版本以減少遷移錯誤，從而產生第二網表的第二版本。在實施例中，增加比較點的數量包括：針對代表所標識的組合電 路中的相應的一個組合電路的初始網表的每個所標識的元件，將所標識的元件轉換為補充黑箱，從而產生第二網表。在實施例中，轉換包括：從初始網表中刪除與初始網表的所標識的元件相關聯的定義。在實施例中，增加比較點的數量包括：針對初始網表的代表所標識的組合電路中的相應的一個組合電路的每個所標識的元件，在一對一(1：1)的基礎上映射初始網表中的所標識的元件的引腳的名稱以及第一網表中的相應的元件的相應的引腳的名稱。在實施例中，下列項中的至少一項是正確的：執行LEC在執行與第二網表相對應的佈局圖的佈局和佈線(P & R)之前完成；或者執行LEC在執行與第二網表相對應的佈局圖的靜態時序分析之前完成。在實施例中，遷移錯誤的類型包括非匹配引腳(NMP)錯誤或非等效引腳(NEP)錯誤中的至少一個；並且執行LEC包括標識NMP錯誤的一個或多個實例、或者標識NEP錯誤的一個或多個實例中的至少一個。在實施例中，該系統還包括下列項中的至少一項：遮罩設施，被配置為基於與第二網表的第二版本相對應的佈局圖來製造一個或多個半導體遮罩；或製造設施，被配置為基於與第二網表的第二版本相對應的佈局圖來製造半導體裝置的層中的至少一個元件。
在一些實施例中，一種(製造半導體裝置的)方法，包括：遷移(從第一網表到第二網表，第一和第二網表表示相應的第一和第二半導體工藝技術(SPT)節點下的電路設計的相應的第一和第二實現方式，至少第二網表被儲 存在非暫態電腦可讀介質上)，該遷移包括：生成初始網表，該初始網表表示第二實現方式；生成與初始網表相對應的時序約束列表；針對附加候選檢查時序約束列表；關於邏輯等效性檢查(LEC)上下文，基於附加候選增加比較點的數量，產生第二網表的第一版本；在第二網表的第一版本和第一網表之間執行LEC，從而標識遷移錯誤；以及修正第二網表的第一版本以減少遷移錯誤，從而產生第二網表的第二版本。在實施例中，檢查時序約束列表包括：將時序約束清單中的組合電路相應地標識為附加候選；並且增加比較點的數量包括：針對初始網表的代表所標識的組合電路中的相應的一個組合電路的每個所標識的元件，將所標識的元件轉換為補充黑箱，從而產生第二網表的第二版本，並且針對初始網表中的每個所標識的元件，在一對一(1：1)的基礎上映射初始網表中的所標識的元件的引腳的名稱以及第一網表中的相應的元件的相應的引腳的名稱。在實施例中，下列項中的至少一項是正確的：執行LEC在執行與第二網表相對應的佈局圖的佈局和佈線(P & R)之前完成，或者執行LEC在執行與第二網表相對應的佈局圖的靜態時序分析之前完成；遷移錯誤的類型包括非匹配引腳(NMP)錯誤或非等效引腳(NEP)錯誤中的至少一個；並且執行LEC包括標識NMP錯誤的一個或多個實例、或者標識NEP錯誤的一個或多個實例中的至少一個。在實施例中，該方法還包括：基於與第二網表的第二版本相對應的佈局圖，執行下列操作之一：(A)進行一次 或多次光刻曝光；(B)製造一個或多個光刻遮罩；或者(C)製造半導體裝置的層中的至少一個元件。
上文概述若干實施例的特徵或實例，使得熟習此項技術者可更好地理解本揭示案的態樣。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例或實例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案的精神及範疇，且可在不脫離本揭示案的精神及範疇的情況下產生本文的各種變化、替代及更改。
200:流程圖
202:記憶體
204、206、208、210、212、220、222、224:方塊

Claims (10)

  1. 一種製造半導體裝置的方法，包括：減少一第一網表到一第二網表的一遷移中的多個錯誤，該第一網表和該第二網表表示相應的一第一半導體工藝技術節點和一第二半導體工藝技術節點下的一電路設計的相應的一第一實現方式和一第二實現方式，至少該第二網表被儲存在一非暫態電腦可讀介質上，減少該些錯誤包括：針對多個附加候選檢查一時序約束列表，該時序約束列表與代表該第二實現方式的該第二網表的一第一初始版本相對應，該第二網表的該第一初始版本包含關於一邏輯等效性檢查上下文的一第一數量的多個比較點；關於該邏輯等效性檢查上下文，基於該些附加候選來增加該些比較點至一第二數量，產生具有一第三數量的多個遷移錯誤的該第二網表的一第二版本；在該第二網表的該第二版本和該第一網表之間執行一邏輯等效性檢查，從而標識該些遷移錯誤；以及修正該第二網表的該第二版本以減少該些遷移錯誤至一第四數量，從而產生該第二網表的一第三版本。
  2. 如請求項1所述之方法，其中：該檢查一時序約束列表包括：將該時序約束清單中的多個組合電路相應地標識為該些附加候選；並且該增加該些比較點至該第二數量包括： 針對代表該些所標識的組合電路中的相應的一個組合電路的該第二網表的該第一初始版本的每個所標識的元件，將該所標識的元件轉換為一補充黑箱，從而產生該第二網表的該第二版本。
  3. 如請求項2所述之方法，其中：該檢查時序約束列表包括：將該時序約束清單中的多個組合電路相應地標識為該些附加候選；並且該增加該些比較點至該第二數量包括：針對代表該些所標識的組合電路中的相應的一個組合電路的該第二網表的該第一初始版本的每個所標識的元件，映射該第二網表的該第一初始版本中的該些所標識的元件的多個引腳的多個名稱以及該第一網表中的多個相應的元件的多個相應的引腳的多個名稱。
  4. 如請求項3所述之方法，其中：該映射多個引腳的多個名稱包括：生成一個或多個表，該一個或多個表在一對一的基礎上將該第二網表的該第一初始版本中的該些所標識的元件的該些引腳的該些名稱與該第一網表中的該些相應的元件的該些相應的引腳的該些名稱相關聯。
  5. 如請求項1所述之方法，其中： 該些遷移錯誤的多個類型包括下列項中的至少一項：一非匹配引腳錯誤；或者一非等效引腳錯誤；並且該執行邏輯等效性檢查包括下列項中的至少一項：標識該非匹配引腳錯誤的一個或多個實例；或者標識該非等效引腳錯誤的一個或多個實例。
  6. 一種用於減少從一第一網表到一第二網表的一遷移中的多個錯誤的一系統，該第一網表和該第二網表表示相應的一第一半導體工藝技術節點和一第二半導體工藝技術節點下的一電路設計的相應的一第一實現方式和一第二實現方式，至少該第二網表被儲存在一非暫態電腦可讀介質上，該系統包括：至少一個處理器；以及至少一個記憶體，該至少一個記憶體包括用於一個或多個程式的電腦程式代碼；其中，該至少一個記憶體、該電腦程式代碼和該至少一個處理器被配置為使該系統執行以下操作：標識包括在該第二半導體工藝技術節點下的一時序約束清單中的多個組合電路，該時序約束列表對應於一第二網表的該第一初始版本，該第二網表的該第一初始版本表示該第二實現方式，並且包含關於一邏輯等效性檢查上下文的一第一數量的多個比較點；關於該邏輯等效性檢查上下文，基於該些所標識的組 合電路來增加該些比較點至一第二數量，產生具有一第三數量的多個遷移錯誤的該第二網表的一第二版本；在該第二網表的該第二版本和該第一網表之間執行一邏輯等效性檢查，從而標識該些遷移錯誤；以及修正該第二網表的該第二版本以減少該些遷移錯誤至一第四數量，從而產生該第二網表的一第三版本。
  7. 如請求項6所述的系統，其中該增加該些比較點至該第二數量包括：針對代表該些所標識的組合電路中的相應的一個組合電路的該第二網表的該第一初始版本的每個所標識的元件，將該所標識的元件轉換為一補充黑箱，從而產生該第二網表的該第二版本。
  8. 如請求項6所述的系統，其中該增加該些比較點至該第二數量包括：針對代表該些所標識的組合電路中的相應的一個組合電路的該第二網表的該第一初始版本的每個所標識的元件，在一對一的基礎上映射該第二網表的該第一初始版本中的該些所標識的元件的多個引腳的多個名稱以及該第一網表中的多個相應的元件的多個相應的引腳的多個名稱。
  9. 一種製造半導體裝置的方法，包括：從一第一網表遷移到一第二網表，該第一網表和該第二 網表表示相應的一第一半導體工藝技術節點和一第二半導體工藝技術節點下的一電路設計的相應的一第一實現方式和一第二實現方式，至少該第二網表被儲存在一非暫態電腦可讀介質上，該遷移包括：生成該第二網表的一第一初始版本，該第二網表的該第一初始版本表示該第二實現方式並且包含關於一邏輯等效性檢查上下文的一第一數量的多個比較點；生成與該第二網表的該第一初始版本相對應的一時序約束列表；針對多個附加候選檢查該時序約束列表；關於該邏輯等效性檢查上下文，基於該些附加候選來增加該些比較點至一第二數量，產生該第二網表的一第二版本；在該第二網表的該第二版本和該第一網表之間執行一邏輯等效性檢查，從而標識該邏輯等效性檢查中具有一第三數量的多個遷移錯誤；以及修正該第二網表的該第一版本以減少該些遷移錯誤至一第四數量，從而產生該第二網表的一第三版本。
  10. 如請求項9所述的方法，其中：該檢查時序約束列表包括：將該時序約束清單中的多個組合電路相應地標識為該些附加候選；並且該增加該些比較點至該第二數量包括： 針對代表該些所標識的組合電路中的相應的一個組合電路的該第二網表的該第一初始版本的每個所標識的元件，將該所標識的元件轉換為一補充黑箱，從而產生該第二網表的該第二版本；並且針對該第二網表的該第一初始版本的每個所標識的元件，在一對一的基礎上映射該第二網表的該第一初始版本中的該些所標識的元件的多個引腳的多個名稱以及該第一網表中的多個相應的元件的多個相應的引腳的多個名稱。
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