CN103579352A - 一种用于soi高压pmos器件的仿真电路及仿真方法 - Google Patents

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Abstract

本发明涉及半导体技术，具体的说是涉及一种用于SOI高压PMOS器件的仿真电路及其仿真方法。本发明的一种用于SOI高压PMOS器件的仿真电路，包括PMOS管，其特征在于，所述PMOS管的漏极与可变电压源Vnh连接、衬底与固定电压源VHV连接、栅极与源极接地。本发明的有益效果为，高压PMOS管的源级与衬底之间的电势差始终为固定的应用高压电源电压VHV，该电势差大小等于衬底所加固定电压值，本发明提供的SOI高压PMOS管击穿电压仿真电路及方法弥补了常规仿真电路及测试方法中SOI高压PMOS管的源级与衬底之间的电势差随漏极所加电压Vnh变化而变化这一缺陷，与实际应用中SOI高压PMOS管的情况更加符合。本发明尤其适用于SOI高压PMOS器件的仿真。

Description

一种用于SOI高压PMOS器件的仿真电路及仿真方法
技术领域
本发明涉及半导体技术，具体的说是涉及一种用于SOI高压PMOS器件的击穿特性仿真电路及其仿真方法。
背景技术
近年来，SOI技术由于其高速、低功耗、高集成度及优良的隔离作用被广泛应用于高压集成电路领域，例如汽车电子、家用电器、工业控制、医疗应用等。常规的SOI高压PMOS器件的应用电路如图1所示，其中Vin为低压输入信号，Vout为高压输出信号，VHV为电路高压电源。输入信号Vin经过控制电路调整，输出两路低压信号，一路经过低端驱动电路用于驱动高压输出级的高压NMOS，一路经过高端驱动电路，用于驱动高压输出级的高压PMOS。对于电路中所用的SOI高压PMOS器件，常规击穿特性仿真方法如图2所示，PMOS管P11的漏极D和衬底BG接在一起接变化的反向高压Vnh，栅极G和源级S接在一起加0V电压，在这种仿真方法中，源级S与衬底BG之间的电势差随着Vnh的变化而变化。而在实际应用中，源级S与漏极D之间的电势差是随漏极D所加电压变化的，衬底电压其实并不等于漏极电压，所以当给电路加固定电压时，源级S与衬底BG之间的电势差并不是随漏极电压变化而变化的，而是固定的高压电源电压VHV。因此常规仿真方法存在一定缺陷，并没有完全反映SOI高压PMOS在高压集成电路中的实际使用情况，那么提出一种新型仿真测试SOI高压PMOS的方法就显得非常重要。
发明内容
本发明所要解决的，就是针对上述常规SOI高压PMOS击穿特性仿真及测试方法中源级S与衬底BG之间电势差与实际应用中的电势差不符导致不能反应器件实际应用情况的问题，提出一种用于SOI高压PMOS器件的仿真电路及其仿真方法。
本发明解决上述技术问题所采用的技术方案是：一种用于SOI高压PMOS器件的仿真电路，包括PMOS管，其特征在于，所述PMOS管的漏极与可变电压源Vnh连接、衬底与固定电压源VHV连接、栅极与源极接地。
一种用于SOI高压PMOS器件的仿真测试方法，其特征在于，包括以下步骤：
第一步：构建仿真电路，所述仿真电路包括PMOS管，所述PMOS管的漏极与可变电压源Vnh连接、衬底与固定电压源VHV连接、栅极与源极接地；
第二步：通过固定电压源VHV给衬底施加固定电压，通过可变电压源Vnh给PMOS管提供持续变化的电压；
第三步：PMOS管漏极扫描负电压，记录器件击穿时漏极的电压，该电压为器件的耐压值。
在上述方案中，固定电压源VHV为SOI高压PMOS管应用电路中的高压电源电压，根据不同的高压应用电压可为调整为不同值。
本发明的有益效果为，高压PMOS管的源级与衬底之间的电势差始终为固定的应用高压电源电压VHV，该电势差大小等于衬底所加固定电压值，本发明提供的SOI高压PMOS管击穿电压仿真电路及方法弥补了常规仿真电路及测试方法中SOI高压PMOS管的源级与衬底之间的电势差随漏极所加电压Vnh变化而变化这一缺陷，与实际应用中SOI高压PMOS管的情况更加符合。
附图说明
图1是常规的SOI高压PMOS的应用电路示意图；
图2是常规的SOI高压PMOS击穿电压仿真电路示意图；
图3是本发明所述的SOI高压PMOS击穿电压仿真电路示意图；
图4是实施例的高压SOI线性变掺杂场PMOS的结构示意图；
图5是常规仿真方法下实施例高压SOI线性变掺杂场PMOS击穿时的等势线分布图；
图6是本发明提出的仿真方法下实施例高压SOI线性变掺杂场PMOS击穿时的等势线分布图；
图7是两种不同仿真方法下实施例高压SOI线性变掺杂场PMOS的横向电场分布图；
图8是两种不同仿真方法下实施例的击穿电压随P型漂移区单位面积注入剂量变化曲线图；
图9是不同P型漂移区单位面积注入剂量下实施例的击穿电压随衬底电压变化曲线图；
图10是给实施例加不同衬底电压时表面横向电场分布图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
如图3所示。本发明的一种用于SOI高压PMOS器件的仿真电路，PMOS管的漏极与可变电压源Vnh连接、衬底与固定电压源VHV连接、栅极与源极接地。
本发明提出的仿真电路，主要为在衬底设置了固定电压源VHV，使衬底和源极之间电压不会随着可变电压Vnh变化而变化，从而更接近于实际应用，可得出更准确的仿真结果。
实施例：
本例以用于300V的高压SOI线性变掺杂场PMOS为例，对本发明的和传统的击穿特性仿真方法进行比较。
如图4所示，为本例的高压SOI线性变掺杂场PMOS的结构，其中SOI结构的埋氧层6厚度为3μm，埋氧层6上的硅层厚度为1.5μm，n型漂移区1与p型漂移区2均采用了降低表面电场（Reduced SURface field,RESURF）技术和横向变掺杂（Variation of Lateral Doping,VLD）技术，还包括n型sink层3、n型阱区4、p型缓冲区5、埋氧层6、p型衬底7、漏极p型高掺杂区81、源级p型高掺杂区82和源级n型高掺杂区9。n型漂移区1从源到漏单调递减掺杂，相反的，p型漂移区2从源到漏单调递增掺杂。这种掺杂方式可以优化横向电场分布，并使SOI线性变掺杂场PMOS得到一个较高的击穿电压。以下将对上述结构的PMOS管分别通过常规击穿特性仿真方法与本发明所提出的击穿特性仿真方法进行仿真，并对仿真所得数据进行分析。
如图5所示，为常规仿真方法下实施例高压SOI线性变掺杂场PMOS优化结果的等势线分布。从图中可以看出，高压SOI线性变掺杂场PMOS的击穿电压为520V，且击穿发生在n型漂移区1与n阱4结和埋氧层6表面的交点（即图5中A点处）。在采用常规仿真下，源端顶层硅与埋氧层6之间的最大表面电场达到5.3×105V/cm，优化的n型漂移区和p型漂移区的单位面积注入剂量分别为6×1012cm-2和1.5×1012cm-2。
如图6所示，为本发明提出的仿真方法下实施例高压SOI线性变掺杂场PMOS优化结果的等势线分布。从图中可以看出，采用本发明仿真方法，高压SOI线性变掺杂场PMOS的击穿电压从520V提高到594V，击穿点转移到n型漂移区1与p型漂移区2结靠近漏区一端与p型缓冲区5的交点（即图6中B点处）。在采用本发明仿真方法下，顶层硅与埋氧层6之间的电场在源端减小到3.1×105V/cm，漏端增大到3.1×105V/cm。同时，优化的n型漂移区和p型漂移区的单位面积注入剂量分别为6×1012cm-2和3.5×1012cm-2。
如图7所示，为两种不同仿真方法下实施例的横向电场分布，在常规击穿特性仿真方法中，源端的顶层硅与埋氧层6之间（Y=-3.02μm）的表面电场最大可达5.3×105V/cm，而在新型击穿电压仿真方法中，源端的顶层硅与埋氧层6之间（Y=-3.02μm）的表面电场最大值减小为3.1×105V/cm，漏端该表面电压增大到3.1×105V/cm。源端体电场减小，漏端体电场增大，这就是所谓的降低体电场效应。高压SOI线性变掺杂场PMOS纵向耐压的增大是由于新型仿真中衬底加压引起的漂区电场分布改变。
如图8所示，为两种不同仿真方法下击穿电压随p型漂移区注入剂量变化曲线，其中n型漂移区单位面积注入剂量取6×1012cm-2。在常规击穿电压仿真方法中，由于衬底电压VBG和漏极电压VD相同，所以纵向耐压仅由源级S与衬底BG之间的耗尽区承受。高压SOI线性变掺杂场PMOS的击穿电压随着p型漂移区单位面积注入剂量的增大而降低，最优p型漂移区单位面积注入剂量约为1.5×1012cm-2。在本发明所提出的仿真方法中，耐压将受到衬偏电场调制效应引起的电场分布改变的影响，纵向耐压不仅是由源级S下的耗尽区承受，同时也由漏极D与衬底BG之间的耗尽区承受，因此当p型漂移区单位面积注入剂量大于2×1012cm-2时，本仿真中的击穿电压大于常规仿真中的击穿电压。考虑到当p型漂移区单位面积注入剂量超过4×1012cm-2时，纵向耐压将急剧减小，在本发明提出的仿真中，最优p型漂移区单位面积注入剂量约为3.5×1012cm-2，但仍远大于常规仿真中的最优P型漂移区单位面积注入剂量，比导通电阻Ron,sp大大降低。
如图9所示，为不同P型漂移区单位面积注入剂量下实施例的击穿电压随衬底电压变化曲线，其中n型漂移区单位面积注入剂量取6×1012cm-2。当给电路加不同的电压时，VBG取不同的值，击穿电压BV相应的取不同的值，当VBG从－600V增大到100V时，击穿电压先增大后减小。两种仿真方法中，高压SOI线性变掺杂场PMOS工作在加固定300V电压的电平转换电路中的最优p型漂移区单位面积注入剂量也不同，常规仿真中约为1.5×1012cm-2，本发明仿真中约为3.5×1012cm-2，击穿电压也从471V增大到594V。因此，在本发明提出的仿真方法中，器件工作在300V固定电压时可以得到更高的击穿电压和更低的比导通电阻。
如图10所示，为给实施例加不同衬底电压时表面横向电场分布，其中Y=4.34μm，p型漂移区2单位面积注入剂量为3.5×1012cm-2。当VBG从－100V减小到－400V时，源端n漂移区将逐渐耗尽，电场将达到新的峰值，源端表面电场也将增强。当VBG取－500V和－400V时，因为源级S与衬底BG之间的高电势差，将开始发生雪崩击穿。衬底BG加合适偏压，高压SOI变掺杂场PMOS的体电场分布将被调制，漂移区的电场线分布也将更均匀。
比较常规仿真方法和本发明仿真方法下高压SOI线性变掺杂场PMOS的优化结果可以看出。首先，器件的耐压从520V增加到594V，顶层硅与埋氧层之间的电场在源端从5.3×105V/cm减小到3.1×105V/cm，漏端增大到3.1×105V/cm，源端体电场减小，漏端体电场增大，这就是所谓的降低体电场效应，使得界面处的电场分布更加均匀。再者，优化的n型漂移区浓度都为6×1012cm-2情况下，p型漂移区浓度从1.5×1012cm-2增加到3.5×1012cm-2，大大降低了器件的比导通电阻Ron,sp。最后，由于本发明提出的仿真方法源极与衬底的电势差始终保持着固定的高压电源电压值，更加符合实际应用情况。
综上所述，本发明提出了一种应用在固定电压下SOI高压PMOS击穿特性的仿真电路及仿真测试方法。通过两种仿真方法对高压SOI线性变掺杂场PMOS仿真，得到了不同的最优器件参数。当器件工作在300V固定电压下时，本发明提出的击穿特性仿真方法得到了更高的击穿电压BV和更低的比导通电阻Ron,sp。与常规击穿特性仿真方法相比，本发明提出的击穿特性仿真方法可以更真实地反映SOI高压PMOS的特性。

Claims (2)

1.一种用于SOI高压PMOS器件的仿真电路，包括PMOS管，其特征在于，所述PMOS管的漏极与可变电压源Vnh连接、衬底与固定电压源VHV连接、栅极与源极接地。
2.一种用于SOI高压PMOS器件的仿真测试方法，其特征在于，包括以下步骤：
第一步：构建仿真电路，所述仿真电路包括PMOS管，所述PMOS管的漏极与可变电压源Vnh连接、衬底与固定电压源VHV连接、栅极与源极接地，其中VHV为器件应用电路中的高压电源电压；
第二步：通过固定电压源VHV给衬底施加固定电压，通过可变电压源Vnh给PMOS管提供持续变化的电压；
第三步：PMOS管漏极扫描负电压，记录器件击穿时漏极的电压，该电压为器件的耐压值。
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