CN103578955A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN103578955A
CN103578955A CN201310314122.3A CN201310314122A CN103578955A CN 103578955 A CN103578955 A CN 103578955A CN 201310314122 A CN201310314122 A CN 201310314122A CN 103578955 A CN103578955 A CN 103578955A
Authority
CN
China
Prior art keywords
graphene layer
semiconductor device
terminal
fet
fuse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310314122.3A
Other languages
English (en)
Other versions
CN103578955B (zh
Inventor
朱文娟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN103578955A publication Critical patent/CN103578955A/zh
Application granted granted Critical
Publication of CN103578955B publication Critical patent/CN103578955B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及半导体器件及其形成方法。一种形成半导体器件的方法包括：形成场效应晶体管（FET），以及形成包括石墨烯层并且电连接到所述FEF的熔丝。

Description

半导体器件及其形成方法
技术领域
本发明总体上涉及电熔丝（efuse）器件，更具体地，涉及包括石墨烯层的电熔丝器件。
背景技术
在集成电路（例如，互补金属氧化物半导体（CMOS）集成电路）中，通常期望能够永久地存储信息，或者在电路被制造之后形成集成电路的永久连接。熔丝或形成可熔链接的器件通常用于这种目的。
熔丝也可用于编程冗余元件来代替相同的缺陷元件（例如，允许在计算机芯片被制造之后对该芯片进行动态实时再编程）。此外，熔丝可用于存储管芯标识或者其它这样的信息，或者用来通过调整电流路径的电阻调整电路的速度。
电可编程熔丝（eFuse）器件是常规集成电路中的常用熔丝。eFuse器件通常包括通过硅的硅化形成的硅化物层。通过使大电流流过硅化物层，大量的热产生并且引起金属（例如镍或钴）回流，导致硅化物层不连续。即，eFuse器件的硅化物层被“断裂（blown）”。
常规的eFuse可以包括硅或多晶硅层上的硅化物层，其用作电阻器（见，例如Bohr等的美国专利No.5,708,291和Ito等的美国专利No.6,580,156）。在最初状态中，eFuse硅化物是高度导电的，呈现出低的电阻（eFuse的“未爆裂”状态）。当足够大的电流流过eFuse硅化物时，电迁移开始发生。这在硅化物层中形成缝隙并且大大增加其电阻。当移除电流源时，硅化物永久保留在扩散后的状态，eFuse的“断裂”状态。
发明内容
鉴于前述常规系统和方法的前述问题和缺陷，本发明的示例性方法涉及包括具有石墨烯层的熔丝的半导体器件（例如，eFuse器件）。
本发明的一个示例性方面涉及一种形成半导体器件的方法，该方法包括：形成场效应晶体管（FET），以及形成包括石墨烯层并且电连接到所述FEF的熔丝。
本发明的另一个示例性方面涉及形成半导体器件的方法，该方法包括：在衬底中形成隔离区；在所述衬底中形成阱区；在所述阱区中形成源极区和漏极区；在所述阱区上形成栅极电介质层；在所述栅极电介质上形成栅极电极；形成石墨烯层，该石墨烯层包括在所述源极区上的第一端部以及在所述隔离区的表面上的第二端部；在所述石墨烯层、栅极电极、源极区、漏极区和隔离区上形成绝缘膜；在所述石墨烯层的第一端部上以及所述源极区上形成熔丝端子；在所述石墨烯层的第二端部上形成源极端子；以及在所述漏极区上形成漏极端子。
本发明的另一个示例性方面涉及形成半导体器件的方法，该方法包括：在衬底中形成阱区；在所述阱区中形成源极区和漏极区；在所述阱区上形成栅极电介质层；在所述栅极电介质上形成栅极电极；在所述栅极电极、源极区和漏极区上形成第一绝缘膜；在所述第一绝缘膜中形成分别与所述源极区和漏极区接触的源极端子和漏极端子；在所述第一绝缘膜上形成石墨烯层，该石墨烯层包括与所述漏极端子接触的第一端部以及与所述源极端子接触的第二端部；在所述石墨烯层上形成第二绝缘膜；在所述石墨烯层的第一端部上形成与所述漏极端子接触的漏极接触；以及在所述石墨烯层的第二端部上形成与所述源极端子接触的源极接触。
本发明的另一个示例性方面涉及形成半导体器件的方法，该方法包括：形成场效应晶体管（FET）；以及形成包括石墨烯层并且电连接到所述FET的熔丝，形成所述熔丝包括下述之一：形成与所述FET串联的熔丝，以及形成与所述FET并联的熔丝。
由于其独特且新颖的特征，本发明可以提供比常规器件更有效且高效的半导体器件（例如，eFuse器件）。
附图说明
从下文中参考附图对本发明实施例的详细描述，将更好地理解前述及其它示例性方面和优点，在附图中：
图1A示出了根据本发明示例性方面的半导体器件100；
图1B示出了根据本发明示例性实施例在石墨烯层150上引入高电流后（例如，在器件100的编程之后）的半导体器件100；
图2示出了根据本发明另一示例性方面的半导体器件200；
图3示出了根据本发明示例性方面制造半导体器件（例如，eFuse器件）的方法300；
图4A示出了根据本发明示例性方面使用互补金属氧化物半导体（CMOS）处理流程形成场效应晶体管（FET）（例如金属氧化物半导体场效应晶体管（MOSFET））；
图4B示出了根据本发明示例性方面在隔离区404的表面（例如，顶表面）上形成（例如，沉积）石墨烯层450（例如，多个石墨烯层）并且构图石墨烯层450；
图4C示出了根据本发明的示例性方面在石墨烯层450上形成绝缘层420并且使用例如化学机械抛光（CMP）平面化绝缘层420的表面；
图4D示出了根据本发明的示例性方面在绝缘层420中形成源极端子414、熔丝端子416和漏极端子412；
图5A示出了根据本发明示例性方面形成场效应晶体管（FET）；
图5B示出了根据本发明示例性方面在第一绝缘层520（例如氧化物层）的表面（例如顶表面）上沉积石墨烯层550（例如多个石墨烯层）并且通过使用光刻和氧等离子体构图石墨烯层550；
图5C示出了根据本发明的示例性方面在所述绝缘层上形成第二绝缘膜505，以及在石墨烯层550上并且分别在源极端子514和漏极端子512上形成源极接触524和漏极接触522。
具体实施方式
现在参考附图,图1A-5C示出了本发明的一些示例性方面。
传统硅化物基eFuse的问题在于“断裂”过程非常难以控制。如果电流太小，则硅化物的迁移将不完全。然而，如果电流太高，则过热可能在条和周围结构中产生空洞和/或小丘（例如，凸块），导致电路损坏。
为了克服这些问题，本发明提供了一种新颖的基于石墨烯的eFuse结构。石墨烯的导电性非常好，并且实际上具有类似于金属的电导率。使高电流流过石墨烯可以导致石墨烯烧掉。因此，石墨烯可以用作电熔丝。
图1A示出了根据本发明示例性方面的半导体器件100。
如图1A所示，半导体器件100包括场效应晶体管（FET）190（例如，金属氧化物半导体场效应晶体管（MOSFET））、以及包括石墨烯层150（例如多个石墨烯层）并且电连接到FET 190的熔丝195。
在本发明的该示例性方面中，特别地，熔丝195（例如，石墨烯层150）可以与FET 190串联形成。
如图1A所示，半导体器件100包括衬底102、形成在衬底102中的隔离区104（例如，浅沟槽隔离（STI）区）、阱区106以及形成在阱区106中的源极区108a和漏极区108b。衬底可以是硅、SOI（绝缘体上硅）、碳化硅、硅锗、锗、II-VI族化合物、III-V族材料或者这些材料的组合。
半导体器件100也包括栅极电介质层111、形成在栅极电介质层111上的栅极电极110、形成在隔离区104和栅极电极110上的绝缘层120、以及形成在绝缘层120中和漏极区108b上的漏极端子112（例如，漏极电极）。半导体器件100还包括形成在栅极电极110和栅极电介质层111的侧壁上以及源极区108a和漏极区108b的延伸区（例如轻掺杂部分）上的间隔物113a、113b。
石墨烯层150（例如，多个石墨烯层）形成在隔离区104上以及源极区108a上。源极端子114（例如源极电极）形成在绝缘层120中以及隔离区104上，并且接触石墨烯层150（例如，至少部分地形成在石墨烯层150上）。源极端子114的一部分也可以形成在石墨烯层150的第二端部的侧壁上。
石墨烯层150可以是例如石墨烯的构图的条（例如，多个石墨烯层的构图的条）。此外，熔丝端子116形成在绝缘层120中以及隔离区104上，并且接触石墨烯层150（例如，至少部分地形成在石墨烯层150上）。即，熔丝端子116的一部分可以形成在石墨烯层150的第一端部的侧壁上，并且也可以接触源极区108a。
或者，熔丝端子116可以通过其它配置电连接到石墨烯层150和源极区108a，所述其它配置例如是：（1）熔丝端子116与石墨烯层150接触并且石墨烯层150与源极区108a接触；或者（2）熔丝端子116与源极区108a接触并且源极区108a与石墨烯层150接触；或（3）熔丝端子116与石墨烯层150和源极区108a都接触，同时在石墨烯层150与源极区108a之间没有直接接触。
源极端子114、漏极端子112和熔丝端子116例如可以包括：诸如多晶硅的导电材料；或者诸如钛、钯、金、铝、铜、钨等的金属。
即，半导体器件100的熔丝195包括石墨烯层150和（例如，至少部分地）形成在石墨烯层150上的熔丝端子116。
在本发明的示例性方面中，石墨烯条的长度可以为0.01μm到2μm，石墨烯条的宽度可以为0.1μm到20μm，并且石墨烯条的厚度可以为1到10个原子层。
假设半导体器件100的石墨烯层150还未被“断裂”，则半导体器件100可以使用源极端子114、漏极端子112和栅极电极110像场效应晶体管（FET）那样工作。
可以通过在源极端子114和熔丝端子116之间施加高电压（例如，向源极端子114施加高电压）以在石墨烯层150上引入高电流，将半导体器件100“断裂”。“断裂”半导体器件100的石墨烯层150所需的电压的量可以取决于石墨烯层150的尺寸。
特别地，当石墨烯层150的长度大于2μm时，可能需要5V或者更高的电压来“断裂”器件100的石墨烯层150。即，引入高电流在石墨烯层150中导致缝隙，从而使源极端子114与熔丝端子116之间的电路开路。
因此，石墨烯层150的尺寸应当足够小，以确保可以通过向石墨烯层150施加电压（例如约5V或更小）有效地“断裂”半导体器件100。因此，例如，为了小于5V的编程电压，石墨烯层150的长度应当小于2μm。
图1B示出了根据本发明示例性方面在石墨烯层150上引入高电流后的半导体器件100；
如图1B所示，施加高电压以在石墨烯层150上引入高电流可能损坏石墨烯层150的至少一部分（例如，烧掉石墨烯层150），导致在石墨烯层150中形成缝隙“G”，从而源极端子114可以与熔丝端子116电断开。因此，在半导体器件100的石墨烯层150被“断裂”（例如，石墨烯层150的至少一部分被烧掉）之后，半导体器件100在源极端子114和熔丝端子116之间是开路的。
图2示出了根据本发明另一示例性方面的半导体器件200。
如图2所示，半导体器件200包括FET 290（例如，金属氧化物半导体场效应晶体管（MOSFET））、以及包括石墨烯层250（例如多个石墨烯层）并且电连接到FET290的熔丝295。
特别地，在本发明的该示例性方面中，熔丝295可以与场效应晶体管（FET）290并联形成。
此外，半导体器件200可以包括衬底202、形成在衬底202中的阱区206、形成在阱区206中的源极区208a和漏极区208b、形成在阱区206上的栅极电介质层211、形成在栅极电介质层211和绝缘层220上的栅极电极210。
此外，漏极端子212（例如，漏极电极）形成在漏极区208b上的绝缘层220中，并且源极端子214（例如，源极电极）形成在源极区208b上的绝缘层220中。
半导体器件200还包括形成在栅极电极210和栅极电介质层211的侧壁上以及源极区208a和漏极区208b的延伸区（例如轻掺杂部分）上的间隔物213a、213b。
石墨烯层250（例如，多个石墨烯层）形成在绝缘层220上，并且与源极端子214和漏极端子212接触。即，石墨烯层250可以在源极端子214和漏极端子212之间形成短路。石墨烯层250可以是例如石墨烯的构图的条（例如，多个石墨烯层的构图的条）。
此外，第二绝缘膜205形成在绝缘层220上和石墨烯层250上，漏极接触222形成在第二绝缘膜205中并且与漏极端子212接触。此外，源极接触224形成在第二绝缘膜205中并且与源极端子214接触。
即，半导体器件200的熔丝295包括石墨烯层250和（例如，至少部分地）形成在石墨烯层250上的漏极接触222和源极接触224。
特别地，在本发明的该示例性方面中，石墨烯层250的第一端部形成在漏极端子212上，并且与第一端部相对的石墨烯层250的第二端部形成在源极端子214上。因此，漏极接触222包括形成在石墨烯层250的第一端部上的第一部分以及形成在漏极端子212上的第二部分，并且源极接触224包括形成在石墨烯层250的第二端部上的第一部分以及形成在源极端子214上的第二部分。
在该示例性方面中，石墨烯层250的特性（例如，厚度、宽度等）可以与在上文中关于半导体器件100描述的石墨烯层150的特征相似。石墨烯条的长度为0.01μm到2μm。石墨烯条的宽度为0.1μm到20μm。石墨烯条的厚度为1到10个原子层。
假设半导体器件200的石墨烯层250还未被断裂，则半导体器件200像导体一样工作。即，FET290可以被熔丝295中的石墨烯层250（例如，石墨烯条）短路。
可以通过在源极端子214和漏极端子212之间施加高电压（例如，约为Vdd的1.5倍或者更高的电压）以便在石墨烯层250上引入高电流，来“断裂”半导体器件200的石墨烯层250，该高电流损坏石墨烯层250的至少一部分（例如，烧毁石墨烯层250），使得源极端子214在绝缘层220上方的位置与漏极端子212电断开。即，在半导体器件200的石墨烯层250被断裂后，源极端子214和漏极端子212仅通过源极区208a和漏极区208b电连接，并且半导体器件200像正常FET一样工作。
因此，概括而言，半导体器件（例如，图1A）包括与FET 190串联形成的熔丝195并且熔丝195包括被断裂以便去激活FET 190的石墨烯层150，半导体器件200（例如，图2）包括与FET 290并联形成的熔丝295并且熔丝295包括被断裂以便激活FET 290的石墨烯层250。
图3示出了根据本发明示例性方面制造半导体器件（例如，eFuse器件）的方法300。
如图3所示，方法300包括形成（310）场效应晶体管（FET），以及形成（320）包括石墨烯层并且电连接到所述FEF的熔丝。特别地，熔丝的形成（320）可以包括形成与FET串联的熔丝（例如，如图1A所示在器件100中形成熔丝150），或者形成与FET并联的熔丝（例如，如图2所示在器件200中形成熔丝250）。
图4A-4D示出了根据本发明另一示例性方面制造半导体器件（例如，器件100）的方法。
特别地，图4A示出了使用互补金属氧化物半导体（CMOS）处理流程形成场效应晶体管（FET）（例如金属氧化物半导体场效应晶体管（MOSFET）），直到在源极区408a和漏极区408b上形成硅化物。即，图4A示出了在衬底402中形成隔离区404（例如，浅沟槽隔离（STI）），在衬底402中形成阱区406，形成栅极电介质411和栅极电极410，以及在衬底402中注入离子以形成延伸区409a、409b，在栅极电极410和栅极电介质层411的侧壁上形成间隔物413a、413b，以及在阱区406中注入离子以形成源极区408a和漏极区408b。
图4B示出了在隔离区404的表面（例如上表面）上形成（例如，沉积）石墨烯层450（例如多个石墨烯层）并且使用光刻和氧等离子体构图石墨烯层450。
图4C示出了在隔离区404上形成绝缘层420并且使用例如化学机械抛光（CMP）平面化绝缘层420的表面。
图4D示出了在绝缘层420中形成源极端子414、熔丝端子416和漏极端子412。可选地，硅化物层可以形成在源极区408a和漏极区408b的表面上，以便减小源极区408a和漏极区408b与熔丝端子416和漏极端子412之间的接触电阻。
图5A-5C示出了根据本发明另一示例性方面制造半导体器件（例如，器件200）的方法。
具体地，图5A示出了形成场效应晶体管（FET）（例如，在衬底502中形成阱区506，形成栅极电介质511和栅极电极510，在阱区506中注入离子以形成延伸区509a、509b，在栅极电极510和栅极电介质层511的侧壁上形成间隔物513a、513b，以及在阱区506中注入离子以形成源极区508a和漏极区408b），以及形成第一绝缘层520（例如氧化物层）。
图5B示出了在第一绝缘层520中以及源极区和漏极区508a和508b上形成源极端子514和漏极端子512。可选地，硅化物层可以形成在源极区508a和漏极区508b与源极端子514和漏极端子512之间以减小它们之间的接触电阻。
图5B还示出了在第一绝缘层520（例如氧化物层）的表面（例如顶表面）上沉积石墨烯层550（例如多个石墨烯层）并且通过使用光刻和氧等离子体构图石墨烯层550。
图5C示出了在石墨烯层550和绝缘层520上形成第二绝缘膜505，以及在石墨烯层550上并且分别在源极端子514和漏极端子512上形成源极接触524和漏极接触522。
本发明的另一示例性方面涉及包括根据本发明的各示例性方面的半导体器件（例如，器件100、器件200等）的电路。
例如，根据本发明示例性方面的半导体器件（例如，器件100、器件200等）可以包含在集成电路（例如，互补金属氧化物半导体（CMOS）集成电路）中以永久地存储信息、在集成电路被制造后形成该集成电路的永久连接、编程冗余元件以代替相同的缺陷元件（例如，允许在计算机芯片被制造之后对计算机芯片进行动态实时的再编程）、存储管芯标识或其它这样的信息、或者通过调整电流路径的电阻调整电路的速度。
由于其独特且新颖的特征，本发明可以提供比常规器件更有效且高效的半导体器件（例如，eFuse器件）。
尽管已经就一个或多个实施例描述了本发明，但是本领域技术人员将人事到可以用在所附权利要求的精神和范围内的修改实践本发明。具体而言，本领域的普通技术人员将理解此处的附图意在说明，本发明器件和方法的设计不限于此处公开的那些而是可以在本发明的精神和范围内修改。
此外，申请人的意图是包含所有权利要求元素的等效物，对本申请的任何权利要求的修改都不应当被认为是放弃对所附权利要求的任何元素或特征的等效物的任何权益或权利。

Claims (43)

1.一种形成半导体器件的方法，包括：
形成场效应晶体管（FET）；以及
形成包括石墨烯层并且电连接到所述FET的熔丝。
2.根据权利要求1的形成半导体器件的方法，其中形成所述熔丝包括形成与所述FET串联的所述熔丝。
3.根据权利要求2的形成半导体器件的方法，其中形成所述熔丝还包括在所述石墨烯层的端部上形成熔丝端子。
4.根据权利要求2的形成半导体器件的方法，其中形成所述FET包括：
在衬底中形成隔离区；
在所述衬底中形成阱区；
在所述阱区中形成源极区和漏极区；
在所述阱区上形成栅极电介质层；以及
在所述栅极电介质层上形成栅极电极。
5.根据权利要求4的形成半导体器件的方法，其中形成所述FET还包括：
在所述源极区和漏极区上形成硅化物层；
在所述栅极电极和所述栅极电介质层的侧面上形成间隔物的对；以及
在所述阱区中与所述源极区和漏极区邻近地形成延伸区的对。
6.根据权利要求4的形成半导体器件的方法，其中所述衬底包括选自包括下述的组中的至少一员：硅、绝缘体上硅（SOI）、碳化硅、硅锗、锗、II-VI族化合物以及III-V族材料。
7.根据权利要求4的形成半导体器件的方法，其中形成所述石墨烯层包括在所述隔离区和所述源极区的表面上形成所述石墨烯层。
8.根据权利要求4的形成半导体器件的方法，其中形成所述FET还包括：
在所述石墨烯层、栅极电极、源极区、漏极区和隔离区上形成绝缘膜；
在所述绝缘膜中形成与所述漏极区接触的漏接端子；以及
在所述石墨烯层的端部上形成源极端子。
9.根据权利要求8的形成半导体器件的方法，其中所述石墨烯层的至少一部分能够通过施加于所述石墨烯层上的高电压被破坏，从而使得在所述源极端子和漏极端子之间的所述FET开路。
10.根据权利要求1的形成半导体器件的方法，其中形成所述熔丝包括形成与所述FET并联的所述熔丝。
11.根据权利要求10的形成半导体器件的方法，其中形成所述FET包括：
在衬底中形成阱区；
在所述阱区中形成源极区和漏极区；
在所述阱区上形成栅极电介质层；
在所述栅极电介质层上形成栅极电极；
在所述栅极电极、源极区和漏极区上形成第一绝缘膜；以及
在所述第一绝缘膜中形成分别与所述源极区和漏极区接触的源极端子和漏极端子。
12.根据权利要求10的形成半导体器件的方法，其中形成所述熔丝还包括：
在所述石墨烯层上形成绝缘膜；
在所述绝缘膜中形成与所述石墨烯层的第一端部接触的漏极接触；以及
在所述绝缘膜中形成与所述石墨烯层的第二端部接触的源极接触。
13.根据权利要求12的形成半导体器件的方法，其中形成所述FET包括形成源极区和漏极区以及分别与所述源极区和漏极区接触的源极端子和漏极端子，以及
其中所述石墨烯层的所述第一端部与所述FET的所述漏极端子接触，并且所述石墨烯层的所述第二端部与所述FET的所述源极端子接触。
14.根据权利要求10的形成半导体器件的方法，其中所述石墨烯层的至少一部分能够通过施加于所述石墨烯层上的高电压被破坏，以消除由所述石墨烯层引起的所述FET的短路。
15.根据权利要求1的形成半导体器件的方法，其中所述石墨烯层具有0.01μm到2μm的长度、0.1μm到20μm的宽度以及1个原子层到10个原子层的厚度。
16.一种形成半导体器件的方法，包括：
在衬底中形成隔离区；
在所述衬底中形成阱区；
在所述阱区中形成源极区和漏极区；
在所述阱区上形成栅极电介质层；
在所述栅极电介质上形成栅极电极；
形成石墨烯层，所述石墨烯层包括在所述源极区上的第一端部以及在所述隔离区的表面上的第二端部；
在所述石墨烯层、栅极电极、源极区、漏极区和隔离区上形成绝缘膜；
在所述石墨烯层的所述第一端部上以及所述源极区上形成熔丝端子；
在所述石墨烯层的所述第二端部上形成源极端子；以及
在所述漏极区上形成漏极端子。
17.根据权利要求16的形成半导体器件的方法，其中所述源极端子、漏极端子、栅极电极和熔丝端子包括选自包括下述的组的至少一员：多晶硅、钛、钯、金、铝、铜和钨。
18.一种形成半导体器件的方法，包括：
在衬底中形成阱区；
在所述阱区中形成源极区和漏极区；
在所述阱区上形成栅极电介质层；
在所述栅极电介质上形成栅极电极；
在所述栅极电极、源极区和漏极区上形成第一绝缘膜；
在所述第一绝缘膜中形成分别与所述源极区和漏极区接触的源极端子和漏极端子；
在所述第一绝缘膜上形成石墨烯层，所述石墨烯层包括与所述漏极端子接触的第一端部以及与所述源极端子接触的第二端部；
在所述石墨烯层上形成第二绝缘膜；
在所述石墨烯层的所述第一端部上形成与所述漏极端子接触的漏极接触；以及
在所述石墨烯层的所述第二端部上形成与所述源极端子接触的源极接触。
19.一种形成半导体器件的方法，包括：
形成场效应晶体管（FET）；以及
形成包括石墨烯层并且电连接到所述FET的熔丝，形成所述熔丝包括下述之一：
形成与所述FET串联的熔丝；以及
形成与所述FET并联的熔丝。
20.根据权利要求19的形成半导体器件的方法，其中形成所述熔丝包括形成与所述FET串联的熔丝，
其中形成所述熔丝还包括在所述石墨烯层的端部上形成熔丝端子，以及
其中形成所述FET包括：
在衬底中形成隔离区；
在所述衬底中形成阱区；
在所述阱区中形成源极区和漏极区；
在所述阱区上形成栅极电介质层；
在所述栅极电介质上形成栅极电极；
在所述源极区和漏极区上形成硅化物层；
在所述栅极电极和所述栅极电介质层的侧面上形成间隔物的对；
在所述阱区中与所述源极区和漏极区邻近地形成延伸区的对；
在所述石墨烯层、栅极电极、源极区、漏极区和隔离区上形成绝缘膜；
在所述绝缘膜中形成与所述漏极区接触的漏接端子；以及
在所述石墨烯层的端部上形成源极端子。
21.根据权利要求20的形成半导体器件的方法，其中所述石墨烯层的至少一部分能够通过施加于所述石墨烯层上的高电压被破坏，从而使得在所述源极端子和漏极端子之间的所述FET开路。
22.根据权利要求19的形成半导体器件的方法，其中形成所述熔丝包括形成与所述FET并联的所述熔丝，
其中形成所述熔丝还包括：
在所述石墨烯层上形成绝缘膜；
在所述绝缘膜中形成与所述石墨烯层的第一端部接触的漏极接触；以及
在所述绝缘膜中形成与所述石墨烯层的第二端部接触的源极接触；并且
其中形成所述FET包括：
在所述衬底中形成阱区；
在所述阱区中形成源极区和漏极区；
在所述阱区上形成栅极电介质层；
在所述栅极电介质层上形成栅极电极；
在所述栅极电极、源极区和漏极区上形成第一绝缘膜；以及
在所述第一绝缘膜中形成分别与所述源极区和漏极区接触的源极端子和漏极端子。
23.根据权利要求22的形成半导体器件的方法，其中所述石墨烯层的至少一部分能够通过施加于所述石墨烯层上的高电压被破坏，以消除由所述石墨烯层引起的所述FET的短路。
24.根据权利要求19的形成半导体器件的方法，其中所述石墨烯层具有0.01μm到2μm的长度、0.1μm到20μm的宽度以及1个原子层到10个原子层的厚度。
25.根据权利要求19的形成半导体器件的方法，其中所述衬底包括选自包括下述的组中的至少一员：硅、绝缘体上硅（SOI）、碳化硅、硅锗、锗、II-VI族化合物以及III-V族材料。
26.一种半导体器件，包括：
场效应晶体管（FET）；以及
包括石墨烯层并且电连接到所述FET的熔丝。
27.根据权利要求26的半导体器件，其中所述熔丝与所述FET串联形成。
28.根据权利要求27的半导体器件，其中所述熔丝还包括形成在所述石墨烯层的端部上的熔丝端子。
29.根据权利要求26的半导体器件，其中所述FET包括：
衬底；
形成在所述衬底中的隔离区；
形成在所述衬底中的阱区；
形成在所述阱区中的源极区和漏极区；
形成在所述阱区上的栅极电介质层；以及
形成在所述栅极电介质层上的栅极电极。
30.根据权利要求29的半导体器件，其中所述FET还包括：
形成在所述源极区和漏极区上的硅化物层；
形成在所述栅极电极和所述栅极电介质层的侧面上的间隔物的对；以及
形成在所述阱区中且与所述源极区和漏极区邻近的延伸区的对。
31.根据权利要求29的半导体器件，其中所述衬底包括选自包括下述的组中的至少一员：硅、绝缘体上硅（SOI）、碳化硅、硅锗、锗、II-VI族化合物以及III-V族材料。
32.根据权利要求29的半导体器件，其中所述石墨烯层形成在所述隔离区和所述源极区的表面上。
33.根据权利要求29的半导体器件，其中所述FET还包括：
形成在所述石墨烯层、栅极电极、源极区、漏极区和隔离区上的绝缘膜；
形成在所述绝缘膜中且与所述漏极区接触的漏接端子；以及
形成在所述石墨烯层的端部上的源极端子。
34.根据权利要求33的半导体器件，其中所述石墨烯层的至少一部分能够通过施加于所述石墨烯层上的高电压被破坏，从而使得在所述源极端子和漏极端子之间的所述FET开路。
35.根据权利要求26的半导体器件，其中所述熔丝与所述FET并联形成。
36.根据权利要求35的半导体器件，其中所述FET包括：
衬底；
形成在所述衬底中的阱区；
形成在所述阱区中的源极区和漏极区；
形成在所述阱区上的栅极电介质层；
形成在所述栅极电介质层上的栅极电极；
形成在所述栅极电极、源极区和漏极区上的第一绝缘膜；以及
形成在所述第一绝缘膜中且分别与所述源极区和漏极区接触的源极端子和漏极端子。
37.根据权利要求35的半导体器件，其中所述熔丝还包括：
形成在所述石墨烯层上的绝缘膜；
形成在所述绝缘膜中且与所述石墨烯层的第一端部接触的漏极接触；以及
形成在所述绝缘膜中且与所述石墨烯层的第二端部接触的源极接触。
38.根据权利要求37的半导体器件，其中所述FET包括源极区和漏极区以及分别与所述源极区和漏极区接触的源极端子和漏极端子，以及
其中所述石墨烯层的所述第一端部与所述FET的所述漏极端子接触，并且所述石墨烯层的所述第二端部与所述FET的所述源极端子接触。
39.根据权利要求35的半导体器件，其中所述石墨烯层的至少一部分能够通过施加于所述石墨烯层上的高电压被破坏，以消除由所述石墨烯层引起的所述FET的短路。
40.根据权利要求26的半导体器件，其中所述石墨烯层具有0.01μm到2μm的长度、0.1μm到20μm的宽度以及1个原子层到10个原子层的厚度。
41.一种半导体器件，包括：
衬底；
形成在所述衬底中的隔离区；
形成在所述衬底中的阱区；
形成在所述阱区中的源极区和漏极区；
形成在所述阱区上的栅极电介质层；
形成在所述栅极电介质上的栅极电极；
石墨烯层，所述石墨烯层包括形成在所述源极区上的第一端部以及形成在所述隔离区的表面上的第二端部；
形成在所述石墨烯层、栅极电极、源极区、漏极区和隔离区上的绝缘膜；
形成在所述石墨烯层的所述第一端部上以及所述源极区上的熔丝端子；
形成在所述石墨烯层的所述第二端部上的源极端子；以及
形成在所述漏极区上的漏极端子。
42.根据权利要求41的半导体器件，其中所述源极端子、漏极端子、栅极电极和熔丝端子包括选自包括下述的组的至少一员：多晶硅、钛、钯、金、铝、铜和钨。
43.一种半导体器件，包括：
衬底；
形成在所述衬底中的阱区；
形成在所述阱区中的源极区和漏极区；
形成在所述阱区上的栅极电介质层；
形成在所述栅极电介质上的栅极电极；
形成在所述栅极电极、源极区和漏极区上的第一绝缘膜；
形成在所述第一绝缘膜中且分别与所述源极区和漏极区接触的源极端子和漏极端子；
形成在所述第一绝缘膜上的石墨烯层，所述石墨烯层包括与所述漏极端子接触的第一端部以及与所述源极端子接触的第二端部；
形成在所述石墨烯层上的第二绝缘膜；
形成在所述石墨烯层的所述第一端部上并且与所述漏极端子接触的漏极接触；以及
形成在所述石墨烯层的所述第二端部上并且与所述源极端子接触的源极接触。
CN201310314122.3A 2012-07-31 2013-07-24 半导体器件及其形成方法 Active CN103578955B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US13/563,673 US8735242B2 (en) 2012-07-31 2012-07-31 Graphene-based eFuse device
US13/563,673 2012-07-31
US13/617,904 2012-09-14
US13/617,904 US8598634B1 (en) 2012-07-31 2012-09-14 Graphene-based efuse device

Publications (2)

Publication Number Publication Date
CN103578955A true CN103578955A (zh) 2014-02-12
CN103578955B CN103578955B (zh) 2017-02-22

Family

ID=49640733

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310314122.3A Active CN103578955B (zh) 2012-07-31 2013-07-24 半导体器件及其形成方法

Country Status (2)

Country Link
US (2) US8735242B2 (zh)
CN (1) CN103578955B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9202743B2 (en) 2012-12-17 2015-12-01 International Business Machines Corporation Graphene and metal interconnects
US9293412B2 (en) 2012-12-17 2016-03-22 International Business Machines Corporation Graphene and metal interconnects with reduced contact resistance
US9257391B2 (en) 2013-04-30 2016-02-09 GlobalFoundries, Inc. Hybrid graphene-metal interconnect structures
US9431346B2 (en) 2013-04-30 2016-08-30 GlobalFoundries, Inc. Graphene-metal E-fuse
KR102266615B1 (ko) 2014-11-17 2021-06-21 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
DE102016124973A1 (de) * 2016-12-20 2018-06-21 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
JP2022056141A (ja) * 2020-09-29 2022-04-08 ラピスセミコンダクタ株式会社 半導体装置、および半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183649A (zh) * 2006-11-13 2008-05-21 东部高科股份有限公司 半导体器件及其制造方法
CN101488502A (zh) * 2008-01-18 2009-07-22 恩益禧电子股份有限公司 非易失性半导体存储装置
JP2010135471A (ja) * 2008-12-03 2010-06-17 Fujitsu Ltd 両極特性電界効果型トランジスタ及び半導体集積回路装置
US20110059599A1 (en) * 2009-09-10 2011-03-10 Lockheed Martin Corporation Graphene Nanoelectric Device Fabrication
US20120181510A1 (en) * 2011-01-19 2012-07-19 International Business Machines Corporation Graphene Devices and Semiconductor Field Effect Transistors in 3D Hybrid Integrated Circuits

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1636829B1 (en) 2003-06-12 2016-11-23 Georgia Tech Research Corporation Patterned thin film graphite devices
US7781862B2 (en) 2005-05-09 2010-08-24 Nantero, Inc. Two-terminal nanotube devices and systems and methods of making same
US7735046B2 (en) 2007-04-16 2010-06-08 International Business Machines Corporation E-fuse and method
US7787292B2 (en) 2007-06-29 2010-08-31 Intel Corporation Carbon nanotube fuse element
US20090174435A1 (en) 2007-10-01 2009-07-09 University Of Virginia Monolithically-Integrated Graphene-Nano-Ribbon (GNR) Devices, Interconnects and Circuits
EP2205364A4 (en) * 2007-10-11 2012-07-11 Georgia Tech Res Inst CARBON FIBERS AND FILMS AND MANUFACTURING METHOD THEREFOR
JP5537020B2 (ja) * 2008-01-18 2014-07-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7915637B2 (en) 2008-11-19 2011-03-29 Nantero, Inc. Switching materials comprising mixed nanoscopic particles and carbon nanotubes and method of making and using the same
US7978496B2 (en) 2008-12-18 2011-07-12 Sandisk 3D Llc Method of programming a nonvolatile memory device containing a carbon storage material
US8497499B2 (en) 2009-10-12 2013-07-30 Georgia Tech Research Corporation Method to modify the conductivity of graphene
US8530886B2 (en) * 2011-03-18 2013-09-10 International Business Machines Corporation Nitride gate dielectric for graphene MOSFET
US8167190B1 (en) * 2011-05-06 2012-05-01 Lockheed Martin Corporation Electrically conductive polymer compositions containing metal particles and a graphene and methods for production and use thereof
US20130011986A1 (en) * 2011-07-08 2013-01-10 Huajie Zhou Method for Manufacturing Full Silicide Metal Gate Bulk Silicon Multi-Gate Fin Field Effect Transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183649A (zh) * 2006-11-13 2008-05-21 东部高科股份有限公司 半导体器件及其制造方法
CN101488502A (zh) * 2008-01-18 2009-07-22 恩益禧电子股份有限公司 非易失性半导体存储装置
JP2010135471A (ja) * 2008-12-03 2010-06-17 Fujitsu Ltd 両極特性電界効果型トランジスタ及び半導体集積回路装置
US20110059599A1 (en) * 2009-09-10 2011-03-10 Lockheed Martin Corporation Graphene Nanoelectric Device Fabrication
US20120181510A1 (en) * 2011-01-19 2012-07-19 International Business Machines Corporation Graphene Devices and Semiconductor Field Effect Transistors in 3D Hybrid Integrated Circuits

Also Published As

Publication number Publication date
US8598634B1 (en) 2013-12-03
US20140038365A1 (en) 2014-02-06
CN103578955B (zh) 2017-02-22
US8735242B2 (en) 2014-05-27

Similar Documents

Publication Publication Date Title
CN103578955A (zh) 半导体器件及其形成方法
US7456426B2 (en) Fin-type antifuse
US8742457B2 (en) Anti-fuses on semiconductor fins
US20150325647A1 (en) INTEGRATED CIRCUIT (IC) CHIP HAVING BOTH METAL AND SILICON GATE FIELD EFFECT TRANSISTORs (FETs) AND METHOD OF MANUFACTURE
CN203071075U (zh) 用于一次可编程存储器的具有电熔丝结构的半导体装置
US20120187528A1 (en) Finfet fuse with enhanced current crowding
CN108735710B (zh) 反熔丝结构电路及其形成方法
US8329515B2 (en) eFUSE enablement with thin polysilicon or amorphous-silicon gate-stack for HKMG CMOS
US9524962B2 (en) Semiconductor device comprising an e-fuse and a FET
US9196585B2 (en) Polysilicon fuse, semiconductor device having overlapping polysilicon fuse sections and method of severing polysilicon fuse
US20150145059A1 (en) Methods of forming an e-fuse for an integrated circuit product and the resulting integrated circuit product
US9515155B2 (en) E-fuse design for high-K metal-gate technology
KR20190031642A (ko) 반도체 장치의 안티-퓨즈
CN103681465B (zh) 半导体器件的形成方法
US9899319B2 (en) Raised e-fuse
US9553046B2 (en) E-fuse in SOI configuration
CN104681422B (zh) 半导体器件的形成方法
KR20190031639A (ko) 반도체 장치의 이-퓨즈
US20090163016A1 (en) Method of fabricating a semiconductor device including metal gate electrode and electronic fuse
JP5906794B2 (ja) 半導体装置及びその製造方法
CN102623431B (zh) 半导体器件
KR20140003147A (ko) 반도체 소자의 안티퓨즈 및 그 제조 방법
WO2007141738A1 (en) A semiconductor fuse structure and a method of manufacturing a semiconductor fuse structure
KR20000051373A (ko) 메모리 칩 용 전기적 퓨즈

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant