CN103563110A - 用于制造光电子半导体器件的方法和这样的半导体器件 - Google Patents

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Abstract

说明了一种用于制造半导体器件的方法，其中提供载体衬底（2），该载体衬底具有安装区域（2a）和第一凹部（2b），该第一凹部构造在载体衬底（2）的安装区域（2a）中。在半导体芯片（1）的安装之后，将电绝缘层（4）施加在载体衬底（2）上，使得电绝缘层（4）将载体衬底（2）的第一凹部（2b）完全填满。在电绝缘层（4）中构造第二凹部（4a）。接着将导电层（5）施加在电绝缘层（4）上，使得导电层（5）填满第二凹部（4a）作为穿通接触部。此外，还说明了一种这样制造的半导体器件。

Description

用于制造光电子半导体器件的方法和这样的半导体器件
本发明涉及用于制造包括载体衬底和半导体芯片的光电子器件的方法。此外，本发明还涉及这样的光电子半导体器件。
在制造带有尤其是具有单侧电接触部的薄半导体芯片的半导体器件时，需要精确的校准过程，以便将半导体芯片安装到载体衬底上。在此，例如在半导体芯片的p接触区域和n接触区域之间具有环状隔离的半导体芯片中，该环状区域没有独立地并且机械地由载体衬底支持。这种机械上不被支持的、用于接触分离单侧电接触部的区域不利地导致减小的机械稳定性并且由此导致易通过外部机械影响损坏。
本发明的任务是说明一种制造方法，该方法避免了上述的缺点，由此有利地得到机械稳定的半导体器件，其中在该制造方法中同时能够实现简化的芯片校准。
该任务通过具有权利要求1的特征的制造方法来解决。此外，该任务通过具有权利要求12的特征的光电子半导体器件来解决。所述制造方法和半导体器件的有利的改进方案是从属权利要求的主题。
在一种实施方式中，用于制造光电子半导体器件的方法包括下面的方法步骤：
A1）提供至少一个半导体芯片，其具有适于产生辐射的有源层，
A2）提供载体衬底，该载体衬底具有至少一个用于半导体芯片的安装区域和至少一个第一凹部，该第一凹部构造在载体衬底的安装区域中，
B）将半导体芯片安装在载体衬底的安装区域中，
C）将电绝缘层施加在载体衬底的背离半导体芯片的侧上，使得电绝缘层将载体衬底的第一凹部完全填满，
D）在电绝缘层中构造至少一个第二凹部，其中该第二凹部构造在载体衬底的第一凹部的区域中，以及
E）将导电层施加在电绝缘层的背离载体衬底的侧上，使得导电层填满电绝缘层的第二凹部作为贯通接触部。
该制造方法能够有利地实现简化的芯片校准和通过载体衬底和电绝缘层对半导体芯片的整面机械支持。尤其是，载体衬底的第一凹部用电绝缘层填充并且这样用于半导体芯片的机械支持。为了通过电绝缘层制造导电接触部而使用第二凹部，导电层通过该第二凹部被引导。可以有利地减少在芯片校准时、也即在将半导体芯片布置在载体衬底的安装区域上时的精确性要求，因为穿过载体衬底的接触贯通部完全被电绝缘层填垫。为了这种制造过程，可以有利地使用比传统衬底大的衬底，这些衬底优选还可以由低成本的材料构成。基于电绝缘层，进一步地实现了半导体器件的良好的外部热耦合。
方法步骤A1）和A2）可以彼此并行或者相继地执行。接着，按要求的顺序进行方法步骤B）至E）。
在执行了方法步骤A）至E）之后，半导体芯片被布置在由载体衬底、电绝缘层和导电层构成的载体上。尤其是，电绝缘层在横向方向上伸展在载体衬底的背离半导体芯片的侧上。同样，导电层在横向方向上伸展在电绝缘层的背离载体衬底的侧上。该载体因此由多层结构构成，其中分别利用凹部和贯通接触部在垂直方向上穿过这些层。
半导体芯片尤其是在将电绝缘层施加到第一凹部中之前被安装在载体衬底的安装区域上。此外，半导体芯片在载体衬底的安装区域上的安装尤其是在将第二凹部构造到电绝缘层中之前进行。换句话说，半导体芯片与载体衬底的安装区域和/或贯通接触部至少局部地直接接触，其中载体衬底的安装区域没有电绝缘层和导电层。
导电层优选完全填满电绝缘层的第二凹部。载体衬底的第一凹部因此被用电绝缘层填充，第二凹部被完全用导电层填充，使得载体衬底具有平面并且平坦的包括安装区域的主面。
半导体器件是光电子器件，其能够将电产生的数据或能量转换成光发射或者反过来。例如光电子半导体芯片是发射辐射的半导体芯片，例如LED。
半导体芯片的有源层优选包含pn结、双异质结构、单量子阱结构（SQW，单量子阱）或者多量子阱结构（MQW，多量子阱）来用于产生辐射。在此，量子阱结构的术语并不在量子化的维度方面说明含义。它主要包括量子管、量子线和量子点和这些结构的每种组合。
半导体芯片优选由外延生长的半导体层序列组成，该半导体层序列包含有源层。半导体层序列的半导体层优选包含III/V-半导体材料。III/V-半导体材料特别适于在紫外光谱范围中、在可见光谱范围上至红外光谱范围中的辐射产生。半导体芯片可以包括生长衬底，在制造方法中在该生长衬底上生长半导体层序列。
按照至少一种实施方式，半导体芯片在朝向载体衬底的侧上具有两个相互电绝缘的电接触区域，其中在于垂直方向上与所述两个接触区域之一相邻的区域中构造第一和第二凹部。
半导体芯片的电接触区域于是在垂直方向上布置在第一和第二凹部上方。从而通过这些凹部可以将导电层的贯通接触部引导至半导体芯片的该接触区域。半导体芯片的第二接触区域例如可以经过载体衬底被电接触，该载体衬底借助电绝缘层与导电层完全电隔离。代替地，同样可以借助穿过载体的贯通接触部来电接触第二接触区域。
半导体芯片因此具有单侧接触部。半导体芯片的背离载体衬底的侧因此不具有电接触区域，从而通过该侧实现有效的辐射耦合输出，其中从而有利地不出现遮蔽效应或吸收效应。
在半导体芯片的朝向载体衬底的侧上的单侧接触部例如可以借助环状接触部来产生。这里例如在半导体芯片的p接触区域和n接触区域之间应用环状隔离。
按照至少一种实施方式，第二凹部的直径被构造为小于第一凹部的直径。通过将第一凹部的直径构造得较小，可以保证通过载体对半导体芯片的改善的、机械的整面支持。在此，第二凹部被点状地打开，使得第一凹部的仅仅小的中心区域不被电绝缘层填满并且从而仅仅小的区域不用于半导体芯片的机械支持。此外通过用电绝缘层填垫第一凹部可以有利地在芯片校准时减小精确度要求。
按照至少一种实施方式，第一凹部具有至少70μm并且至多90μm的直径，第二凹部具有至少10μm并且至多30μm的直径。第一凹部因此比第二凹部的两倍还大。
按照至少一种实施方式，第二凹部至少部分地构造在第一凹部中。第二凹部于是至少部分地穿过第一凹部。从而可以从载体衬底的背离半导体芯片的侧至半导体芯片的接触区域地产生由导电层材料构成的贯通接触部。
按照至少一种实施方式，贯通接触部被点状地构造。尤其是，第二凹部被构造得尽可能小，使得可以保证通过载体对半导体芯片的尽可能好的机械支持。第二凹部在此被构造为如此大，使得产生导电层至半导体芯片接触区域之一的足够的导电连接。
按照至少一种实施方式，在方法步骤E）之后对导电层进行结构化。例如在半导体芯片的每个接触区域下方布置第一和第二凹部，其中电绝缘层被构造在每个第一凹部中，导电层被构造在每个第二凹部中作为贯通接触部。在这种情况下，导电层被结构化为使得贯通接触部借助该结构化被相互电绝缘。
按照至少一种实施方式，该制造方法在方法步骤E）之后包括一个或多个另外的方法步骤：
–将半导体芯片的与载体衬底相对的耦合输出面打毛，
-将变换层和/或钝化层施加在半导体芯片的与载体衬底相对的侧上，和/或
-打薄或者完全去除半导体芯片的生长衬底。
在此变换层优选适于，将由半导体芯片发射的辐射变换成另外的波长的辐射。
按照至少一种实施方式，在方法步骤A1）和A2）中提供多个半导体芯片，其中载体衬底具有多个用于半导体芯片的安装区域和多个第一凹部。在方法步骤B）中，分别将半导体芯片之一布置在一个安装区域中。在方法步骤D）中在电绝缘层中构造多个第二凹部，其中这些第二凹部之一分别被构造在载体衬底的一个第一凹部的区域中。
因此当前制造如下半导体器件，其包括多个半导体芯片，这些半导体芯片借助穿过载体衬底的贯通接触部导电连接。在此为了机械的芯片支持，借助电绝缘层来填垫每个半导体芯片。
按照至少一种实施方式，在方法步骤E）之后接着将半导体器件分割为各个半导体芯片和/或半导体芯片模块。尤其是可以将如下模块看作半导体芯片模块，该模块包括多个半导体芯片，这些半导体芯片例如相互串联连接。
按照至少一种实施方式，在方法步骤B）中将半导体芯片利用拾取和放置方法施加到载体衬底的安装区域上。通过用电绝缘层来填垫第一凹部，在此有利地在芯片校准时需要较小的精确度要求。
在载体衬底中和/或在电绝缘层中的凹部例如借助受控的激光来产生。为了在第二凹部中构造贯通接触部，例如用金属层来填垫该电绝缘层，其中贯通接触部利用半导体芯片的接触区域电镀地被制造。
按照至少一种实施方式,光电子半导体器件包括至少一个半导体芯片和载体衬底，其中半导体芯片具有适于产生辐射的有源层。该载体衬底具有至少一个用于半导体芯片的安装区域和至少一个第一凹部，所述第一凹部构造在安装区域中。半导体芯片布置在载体衬底的安装区域中。在载体衬底的背离半导体芯片的侧上施加电绝缘层，该电绝缘层将载体衬底的第一凹部填满。第二凹部构造在电绝缘层中的在载体衬底的第一凹部区域中。导电层布置在电绝缘层的背离载体衬底的侧上，其中导电层作为贯通接触部填满电绝缘层的第二凹部。
器件的半导体芯片因此具有单侧的芯片接触部，该芯片接触部朝向载体衬底。穿过载体衬底和电绝缘层的贯通接触部在此能够实现半导体芯片的电接触。载体衬底优选具有至少两个第一凹部，这些第一凹部分别布置在半导体芯片的接触区域域之一下方。电绝缘层在此优选具有两个第二凹部，这些第二凹部分别布置在这些第一凹部之一中。第二凹部在此分别完全用导电层材料填满。
结合制造方法阐述的特征也可以结合半导体器件使用并且反之亦然。
按照至少一种实施方式，载体衬底的朝向半导体芯片的一侧没有电绝缘层。在载体衬底的朝向半导体芯片的侧上于是不布置电绝缘层的材料。因此载体衬底的朝向半导体芯片的侧既不通过电绝缘层的材料污染、覆盖，也不具有电绝缘层的痕迹。也即，半导体芯片尤其可以无需事先清理和/或去除电绝缘材料地安装到载体衬底上。半导体芯片与载体衬底直接接触。
按照至少一种实施方式，载体衬底是金属箔或由陶瓷制成的箔。作为金属箔例如可以应用钼箔。
载体衬底优选在背侧用电绝缘层覆盖，其中电绝缘层在此完全覆盖载体衬底的第一凹部，从而半导体芯片以其整个面被机械支持。
按照至少一种实施方式，电绝缘层是塑料层、优选是塑料箔。
按照至少一种实施方式，载体衬底、电绝缘层和/或导电层分别被构造为箔。
在电绝缘层中，例如用激光点状地将第二凹部打开，使得分别露出芯片接触区域。在此，仅仅间接在芯片接触区域下方的区域被打开，使得载体衬底的第一凹部的剩余区域继续被电绝缘层填满并且从而用于机械支持半导体芯片。导电层的贯通接触部保证了器件的外部电接触。
按照至少一种实施方式，本发明的具有多个半导体芯片的半导体器件用作屏幕背景照明装置或者用作用于在光分配板中的侧面耦合输入的串联连接的模块。
本发明的其他优点和有利的改进方案从下面结合图1和2描述的实施例得出。其中：
图1A至1K分别示出了在制造方法中本发明半导体器件的实施例的示意性横截面，
图2A至2C分别示出了在制造方法中本发明半导体器件的局部。
在这些图中，相同的或作用相同的组成部分分别设置有相同的参考标号。所示的组成部分和其相互之间的大小关系不视为合乎比例尺的。更确切地，各个组成部分、例如层、结构、组件和区域为了更好的可显示性和/或为了更好的理解起见而被过度加厚或放大尺寸地示出。
图1A至1K分别示出了在制造方法中的半导体器件的横截面。在图1A中提供了衬底11，在其上布置有多个半导体芯片1。衬底11优选构造为箔。这些半导体芯片1分别具有适于产生辐射的有源层1a。半导体芯片1例如是LED并且优选具有单侧接触部。这意味着，半导体芯片1分别具有在同一侧上的两个接触区域。例如，半导体芯片1的接触区域布置在朝向衬底11的侧上。在该情况下，半导体芯片1的背离衬底11的侧不具有接触区域。该侧因此适于辐射耦合输出，其中从而可以避免在该侧上例如在接触区域中的吸收损耗。
并行地或者接着地，提供载体衬底2，如在图1B中所示。载体衬底2具有用于至少一个半导体芯片1的至少一个安装区域2a。此外 ，载体衬底2还具有两个第一凹部2b，它们构造在载体衬底2的安装区域2a中。载体衬底2优选具有热学上适配于半导体芯片材料的材料。载体衬底2例如是钼箔或者Al2O3陶瓷衬底。优选地，载体衬底2构造为箔。在载体衬底2中的第一凹部2b例如借助激光穿孔、蚀刻或借助冲压过程来制造。
在紧接着的方法步骤中，在载体衬底2上施加焊料层3，其中第一凹部2b同样被留空（参见图1C）。焊料层3例如具有金属或金属合金作为适于焊接过程的材料。
在接下来的方法步骤中，如在图1D中所示，半导体芯片1被从衬底11去除并且施加到载体衬底2的安装区域上。为了安装半导体芯片1，将该半导体芯片1焊接到载体衬底2的安装区域上。在此，第一凹部2b布置在半导体芯片1的垂直下方。尤其是，将每一个第一凹部2b构造在半导体芯片1的一个接触区域中。“下方”尤其意味着第一凹部2b分别构造在与半导体芯片1相邻的垂直方向上。半导体芯片1从衬底11至载体衬底2上的转移例如借助拾取和放置方法来进行。
如在图1E中所示，接着将电绝缘层4施加在载体衬底2的背离半导体芯片1的侧上。电绝缘层在此被施加为使得载体衬底2的第一凹部2b完全用电绝缘层4的材料填满。载体衬底2和电绝缘层4因此在朝向半导体芯片1的侧上构成平面的主面。在第一凹部2b的区域中，电绝缘层4因此直接邻接半导体芯片1的接触区域。
电绝缘层4优选是塑料箔，例如是具有聚对二甲苯或聚合物或RCC材料的层。电绝缘层例如借助真空层压过程被施加在载体衬底2上。
如在图1F中所示，接着将两个第二凹部4a构造在电绝缘层4中，其中第二凹部分别构造在载体衬底的一个第一凹部的区域中。第二凹部4a因此分别被构造在载体衬底的第一凹部中。第二凹部4a在此完整地引导穿过在第一凹部区域中的电绝缘层4，使得半导体芯片1的接触区域分别至少部分地被移去电绝缘层。在电绝缘层中点状地构造第二凹部，使得仅仅分别露出半导体芯片的接触区域。例如借助受控的激光来进行该打开，由此可以有利地仅仅打开在半导体芯片接触区域直接下方的区域。第一凹部的剩余区域继续保持被电绝缘层4的材料填满并且从而有利地继续用于机械地支持半导体芯片。
第二凹部4a的直径在此分别被构造得小于载体衬底的第一凹部的直径。
电绝缘层的施加和第二凹部在电绝缘层中的构造结合图2A至2C进一步阐述。
在下一方法步骤中，如在图1G中的实施例中所示，将导电层5施加在电绝缘层4的背离载体衬底4的侧上。导电层5在此被施加为使得在电绝缘层4的第二凹部中由导电层5的材料构造贯通接触部5b。优选地，第二凹部完全地用导电层5的材料填满。由此又可以产生载体衬底2的朝向半导体芯片1的侧的平面的面。
载体衬底2、电绝缘层4和导电层5共同地构造成用于半导体芯片1的载体。载体的不同层2、4、5在此可以分别被构造为箔。例如，导电层5由金属种子层构成，其中贯通接触部5b以电镀方式被制造并且从而实现至半导体芯片1的接触区域的电接触。
导电层5例如是铜层，优选是铜箔。
在接下来的方法步骤中，如图1H中所示，导电层5被结构化。尤其是导电层5被划分为两个区域，它们通过相互之间的距离空间地并且电隔离。在此，每个区域具有贯通接触部，从而半导体芯片1的接触区域可相互分离地电接触并且在此是相互电绝缘的。这些区域通过结构化部5a来分离，该结构化部构造为凹部或孔。
此外，在图1H的方法步骤中完全去除生长衬底，在该生长衬底上生长了半导体芯片1的半导体层序列并且该生长衬底施加在半导体芯片1的背离载体衬底2的侧上。半导体芯片1因此是薄膜半导体芯片。代替地，可以仅仅将生长衬底的一部分打薄。
在关于图1I的方法步骤中，接着将半导体芯片1的背离载体衬底2的侧打毛。通过所述打毛可以有利地提高半导体芯片的辐射耦合输出效率。
接着在半导体芯片1的打毛的表面上施加钝化层6，如图1J中所示。钝化层6能够实现半导体芯片1的平坦的耦合输出面。
接着可以将变换层7施加在载体衬底2上和在载体衬底2的相对侧上的半导体芯片1上。变换层7例如被层压到载体衬底和半导体芯片上。变换层7尤其适于将由半导体芯片1在运行中发射的辐射的至少一部分变换成其他波长范围的辐射。
图1A至1J的方法步骤也可以针对多个半导体芯片1同时执行，如在图1K中所示。在此，在图1B和1C的方法步骤中在载体衬底上提供多个安装区域和多个第一凹部。接着，在关于图1D的方法步骤中将每一个半导体芯片分别布置在一个安装区域中。在每一个半导体芯片下方，分别构造两个第一凹部。接着在施加电绝缘层4（如在图1E中所示）之后，分别在每个半导体芯片2下方构造2个第二凹部，如在图1F中示例性针对半导体芯片所示。接着多个第二凹部被构造在电绝缘层中，所述电绝缘层借助导电层5被填满作为贯通接触部，从而半导体芯片分别可以从外部被电接触。
由半导体器件构成的复合体，如在图1K中所示，接着可以被分割成各个半导体芯片或者分割成半导体芯片模块。这样制造的半导体器件例如应用为屏幕背景照明装置或用作用于在光分配板中的侧面耦合输入的串联连接的模块。
在图2A至2C中进一步示出了施加电绝缘层和在电绝缘层4中构造第二凹部的方法步骤。这里，半导体芯片1在朝向载体衬底2的侧上具有环状接触部。在此，半导体芯片1的接触区域1b被第二接触区域1c环状地包围，其中在第一接触区域1b和第二接触区域1c之间构造有环状构造的距离。载体衬底2的第一凹部2b在垂直方向上直接在第一接触区域1b和环状凹部下方。第一凹部2b例如具有至少70μm并且最大90μm的直径D2，如在图2A中所示。
如在图2B中所示，接着将电绝缘层4布置在载体衬底2的第一凹部中。在此，还将电绝缘层4的材料填满半导体芯片1的接触区域之间的环状凹部。在电绝缘层4中的第二凹部在垂直方向上被直接构造在半导体芯片1的第一接触区域1b的下方。在此，第二凹部4a的直径D4例如适配于半导体芯片1的第一接触区域1b的伸展量。例如第二凹部4a具有至少10μm并且最大30μm的直径D4。因此，第二凹部小于载体衬底的第一凹部并且布置在第一凹部中。
接着在第二凹部4a中借助导电层的材料来构造贯通接触部（未示出）。
在图2C中，示出了图2B的实施例的半导体芯片的仰视图。半导体芯片的第一接触区域1b被电绝缘层4的材料环状地包围。电绝缘层4又被半导体芯片的第二接触区域1c包围，使得电绝缘层4将第一接触区域1b和第二接触区域1c在空间上隔离并且电隔离。
本发明不通过借助实施例的描述而被局限于此，而是包括每个新特征以及特征的每种组合，这尤其是包括在权利要求中的特征的每种组合，即使这些特征或组合本身没有详细在权利要求或实施例中说明。
本专利申请请求德国专利申请10 2011 103 412.2的优先权，其公开内容通过引用被结合于此。

Claims (15)

1.用于制造光电子半导体器件的方法，包括下面的方法步骤：
A1）提供至少一个半导体芯片（1），其具有适于产生辐射的有源层（1a），
A2）提供载体衬底（2），该载体衬底具有至少一个用于半导体芯片（1）的安装区域（2a）和至少一个第一凹部（2b），该第一凹部构造在载体衬底（2）的安装区域（2a）中，
B）将半导体芯片（1）安装在载体衬底（2）的安装区域（2a）上，
C）将电绝缘层（4）施加在载体衬底（2）的背离半导体芯片（1）的侧上，使得电绝缘层（4）将载体衬底（2）的第一凹部（2b）完全填满，
D）在电绝缘层（4）中构造至少一个第二凹部（4a），其中该第二凹部（4a）构造在载体衬底（2）的第一凹部（2b）的区域中，以及
E）将导电层（5）施加在电绝缘层（4）的背离载体衬底（2）的侧上，使得导电层（5）填满电绝缘层（4）的第二凹部（4a）作为贯通接触部（5b）。
2.根据权利要求1所述的方法，其中，半导体芯片（1）在朝向载体衬底（2）的侧上具有两个相互电绝缘的电接触区域（1b，1c），其中在于垂直方向上与所述两个接触区域（1b，1c）之一相邻的区域中构造第一和第二凹部（2b，4a）。
3.根据上述权利要求之一所述的方法，其中，第二凹部（4a）的直径（D4）被构造为小于第一凹部（2b）的直径（D2）。
4.根据权利要求3所述的方法，其中，第一凹部（2b）具有至少70μm并且至多90μm的直径（D2），第二凹部（4a）具有至少10μm并且至多30μm的直径（D4）。
5.根据上述权利要求之一所述的方法，其中，第二凹部（4a）至少部分地构造在第一凹部（2b）中。
6.根据上述权利要求之一所述的方法，其中，贯通接触部（5b）点状地构造。
7.根据前述权利要求之一所述的方法，其中，在方法步骤E）之后对导电层（5）进行结构化。
8.根据前述权利要求之一所述的方法，其中，在方法步骤E）之后：
–将半导体芯片（1）的与载体衬底（2）相对的耦合输出面打毛，
-将变换层（7）和/或钝化层（6）施加在半导体芯片（1）的与载体衬底（2）相对的侧上，和/或
-打薄或者完全去除半导体芯片（1）的生长衬底。
9.根据前述权利要求之一所述的方法，其中，在方法步骤A1）和A2）中
-提供多个半导体芯片（1），以及
-载体衬底（2）具有多个用于半导体芯片（1）的安装区域（2a）和多个第一凹部（2b），
在方法步骤B）中，
-分别将半导体芯片（1）之一布置在一个安装区域（2a）中，以及
在方法步骤D）中
-在电绝缘层（4）中构造多个第二凹部（4a），其中分别将这些第二凹部（4a）之一构造在载体衬底（2）的一个第一凹部（2b）的区域中。
10.根据权利要求9所述的方法，其中，在方法步骤E）之后将半导体器件分割为各个半导体芯片（1）和/或半导体芯片模块。
11.根据权利要求9或10所述的方法，其中在方法步骤B）中将半导体芯片（1）利用拾取和放置方法施加到载体衬底（2）的安装区域（2a）上。
12.光电子半导体器件，包括至少一个半导体芯片（1）和载体衬底（2），其中
-半导体芯片（1）具有适于产生辐射的有源层（1a），
-该载体衬底（2）具有至少一个用于半导体芯片（1）的安装区域（2a）和至少一个第一凹部（2b），该第一凹部构造在载体衬底（2）的安装区域（2a）中，
-半导体芯片（1）布置在载体衬底（2）的安装区域（2a）中，
-在载体衬底（2）的背离半导体芯片（1）的侧上施加电绝缘层（4），该电绝缘层将载体衬底（2）的第一凹部（2b）填满，
-第二凹部（4a）构造在电绝缘层（4）中的在载体衬底（2）的第一凹部（2b）区域中，以及
-导电层（5）布置在电绝缘层（4）的背离载体衬底（2）的侧上，其中导电层作为贯通接触部（5b）填满电绝缘层（2）的第二凹部（4a）。
13.根据权利要求12所述的半导体器件，其中载体衬底（2）的朝向半导体芯片（1）的一侧没有电绝缘层（4）。
14.根据权利要求12所述的半导体器件，其中载体衬底（2）是金属箔或由陶瓷制成的箔。
15.根据权利要求12或13所述的半导体器件，其中电绝缘层（4）是塑料层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835746A (zh) * 2014-02-10 2015-08-12 英飞凌科技股份有限公司 具有被结合到金属箔的半导体管芯的半导体模块
CN108521833A (zh) * 2016-01-11 2018-09-11 欧司朗光电半导体有限公司 光电子器件、光电子模块和用于制造光电子器件的方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8602745B2 (en) 2004-08-26 2013-12-10 Pentair Water Pool And Spa, Inc. Anti-entrapment and anti-dead head function
DE102013114107A1 (de) * 2013-12-16 2015-07-02 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement
DE102014102292A1 (de) 2014-02-21 2015-08-27 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauelements
DE102014103828A1 (de) * 2014-03-20 2015-09-24 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zur Herstellung von optoelektronischen Halbleiterbauelementen
TWI568026B (zh) * 2014-11-04 2017-01-21 錼創科技股份有限公司 發光裝置
DE102015113310B4 (de) * 2015-08-12 2022-08-04 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterchip
DE112017008271T5 (de) * 2017-12-14 2020-09-10 Osram Opto Semiconductors Gmbh Halbleiterbauelement und Verfahren zur Herstellung eines Trägerelements für ein Halbleiterbauelement
US11824126B2 (en) * 2019-12-10 2023-11-21 Maxeon Solar Pte. Ltd. Aligned metallization for solar cells

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060006404A1 (en) * 2004-06-30 2006-01-12 James Ibbetson Chip-scale methods for packaging light emitting devices and chip-scale packaged light emitting devices
US20110006322A1 (en) * 2009-07-07 2011-01-13 China Wafer Level Csp Ltd. Wafer-level package structure of light emitting diode and manufacturing method thereof
WO2011003907A1 (de) * 2009-07-09 2011-01-13 Osram Opto Semiconductors Gmbh Optoelektronisches bauelement
CN201804913U (zh) * 2010-09-30 2011-04-20 江阴长电先进封装有限公司 圆片级led封装结构

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7095053B2 (en) * 2003-05-05 2006-08-22 Lamina Ceramics, Inc. Light emitting diodes packaged for high temperature operation
US7276724B2 (en) * 2005-01-20 2007-10-02 Nanosolar, Inc. Series interconnected optoelectronic device module assembly
TW200921942A (en) * 2007-11-14 2009-05-16 Advanced Optoelectronic Tech Packaging structure of light emitting diode device and method of fabricating the same
US20090189179A1 (en) 2008-01-28 2009-07-30 Fong-Yuan Wen Method for manufacturing light emitting diode package
US7948076B2 (en) * 2008-03-25 2011-05-24 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader and vertical signal routing
US8193632B2 (en) * 2008-08-06 2012-06-05 Industrial Technology Research Institute Three-dimensional conducting structure and method of fabricating the same
JP5363789B2 (ja) * 2008-11-18 2013-12-11 スタンレー電気株式会社 光半導体装置
KR101064026B1 (ko) 2009-02-17 2011-09-08 엘지이노텍 주식회사 발광 디바이스 패키지 및 그 제조방법
US8441020B2 (en) * 2010-03-10 2013-05-14 Micron Technology, Inc. Light emitting diode wafer-level package with self-aligning features

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060006404A1 (en) * 2004-06-30 2006-01-12 James Ibbetson Chip-scale methods for packaging light emitting devices and chip-scale packaged light emitting devices
US20110006322A1 (en) * 2009-07-07 2011-01-13 China Wafer Level Csp Ltd. Wafer-level package structure of light emitting diode and manufacturing method thereof
WO2011003907A1 (de) * 2009-07-09 2011-01-13 Osram Opto Semiconductors Gmbh Optoelektronisches bauelement
CN201804913U (zh) * 2010-09-30 2011-04-20 江阴长电先进封装有限公司 圆片级led封装结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835746A (zh) * 2014-02-10 2015-08-12 英飞凌科技股份有限公司 具有被结合到金属箔的半导体管芯的半导体模块
CN104835746B (zh) * 2014-02-10 2017-12-15 英飞凌科技股份有限公司 具有被结合到金属箔的半导体管芯的半导体模块
US10192849B2 (en) 2014-02-10 2019-01-29 Infineon Technologies Ag Semiconductor modules with semiconductor dies bonded to a metal foil
CN108521833A (zh) * 2016-01-11 2018-09-11 欧司朗光电半导体有限公司 光电子器件、光电子模块和用于制造光电子器件的方法
US10944033B2 (en) 2016-01-11 2021-03-09 Osram Oled Gmbh Heat transmissive optoelectronic component and module
US11588088B2 (en) 2016-01-11 2023-02-21 Osram Oled Gmbh Optoelectronic component that dissipates heat

Also Published As

Publication number Publication date
DE112012002368A5 (de) 2014-02-20
US9281425B2 (en) 2016-03-08
WO2012168040A1 (de) 2012-12-13
CN103563110B (zh) 2016-10-26
DE102011103412A1 (de) 2012-12-06
US20140151724A1 (en) 2014-06-05

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