CN103545200A - 晶体管和晶体管的形成方法 - Google Patents

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Abstract

一种晶体管和晶体管的形成方法，其中所述晶体管，包括：半导体衬底，位于半导体衬底表面的半导体层；位于半导体层表面的本征外延硅层；位于本征外延硅层表面的栅极结构；位于栅极结构两侧本征外延硅层、半导体层和半导体衬底内的源/漏区。半导体层用于束缚半导体衬底内扩散的杂质离子，栅极结构底部的本征半导体层作为晶体管的沟道，由于杂质离子不会扩散到本征半导体层中，占据载流子传输的通道，从而提高载流子的迁移率。

Description

晶体管和晶体管的形成方法
技术领域
本发明涉及半导体制作领域，特别涉及一种晶体管和晶体管的形成方法。
背景技术
金属-氧化物-半导体（MOS）晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。
现有技术提供了一种晶体管的形成方法。请参考图1至图3，为现有技术的晶体管的形成方法剖面结构示意图。
请参考图1，提供半导体衬底100，对所述半导体衬底100进行离子注入，形成阱区101；在所述半导体衬底100表面形成栅极结构，所述栅极结构包括位于半导体衬底表面的栅极氧化层102和位于栅氧化层表面的栅电极103。
请参考图2，在栅极结构两侧的半导体衬底100内形成轻掺杂区104，所述轻掺杂区104通过离子注入形成。
接着，请参考图3，在栅极结构两侧的侧壁形成侧墙105；以所述栅极结构和侧墙105为掩模，对所述半导体衬底100进行源/漏区重掺杂注入，在栅极结构两侧的半导体衬底100内形成源区/漏区106。
在公开号为US2007/0275513A1的美国专利申请中可以发现更多关于现有形成晶体管的技术信息。
在实际中发现，现有方法形成的晶体管中，位于源/漏区之间的沟道区的载流子迁移率较低，从而影响晶体管的性能。
发明内容
本发明解决的问题是提供一种晶体管和晶体管的形成方法，提高了载流子的迁移率。
为解决上述问题，本发明实施例提供了一种晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成半导体层，所述半导体层用于束缚半导体衬底中扩散的杂质离子；在所述半导体层表面形成本征外延硅层；在所述本征外延硅层表面形成栅极结构，栅极结构底部的本征外延硅层作为晶体管的沟道区；在所述栅极结构两侧的本征外延硅层、半导体层和半导体衬底内形成源/漏区。
可选的，所述半导体层为单层结构，所述单层结构为碳硅锗层。
可选的，所述碳硅锗层中碳的摩尔百分比含量为1%~10％，所述碳硅锗层中锗的摩尔百分比含量为3%~40%。
可选的，所述碳硅锗层的厚度为50~200纳米。
可选的，所述碳硅锗层的形成方法为原位掺杂碳离子的外延工艺。
可选的，所述碳硅锗层的形成方法为：采用选择外延工艺形成硅锗层，对所述硅锗层进行碳离子注入，形成碳硅锗层。
可选的，所述半导体层为硅锗层和碳化硅层的堆叠结构。
可选的，所述硅锗层中锗的摩尔百分比含量为3%~40%。
可选的，所述碳化硅层中碳的摩尔百分比含量为3%~15%。
可选的，所述硅锗层的厚度为10~80纳米，所述碳化硅层的厚度为10~80纳米。
可选的，所述本征外延硅层的厚度为20~50纳米。
可选的，所述形成半导体层后，还包括，对所述半导体层和半导体衬底进行第一离子注入，形成阱区。
可选的，所述形成源/漏区之前，还包括，对栅极结构两侧的本征外延硅层进行锗离子和碳离子注入，在本征外延硅层中形成碳硅锗注入区。
本发明实施例还提供了一种晶体管，包括:半导体衬底，位于半导体衬底表面的半导体层；位于半导体层表面的本征外延硅层；位于本征外延硅层表面的栅极结构；位于栅极结构两侧本征外延硅层、半导体层和半导体衬底内的源/漏区。
可选的，所述半导体层为单层结构，所述单层结构为碳硅锗层。
可选的，所述碳硅锗层中碳的摩尔百分比含量为1%~10％，所述碳硅锗层中锗的摩尔百分比含量为3%~40%。
可选的，半导体层为硅锗层和碳化硅层的堆叠结构。
可选的，所述硅锗层中锗的摩尔百分比含量为3%~40％，所述碳化硅层中碳的摩尔百分比含量为3%~15%。
可选的，所述本征外延硅层的厚度为20~50纳米。
可选的，还包括，位于栅极结构两侧的本征外延硅层内的碳硅锗注入区
与现有技术相比，本发明技术方案具有以下优点：
形成半导体层，所述半导体层用于束缚阱区注入后半导体衬底中向半导体层表面扩散的杂质离子，使阱区注入的杂质离子停留在半导体层中，在半导体层表面形成本征外延硅层后，阱区注入的杂质离子不会扩散到本征外延硅层，从而杂质离子不会占据载流子的传输通道，提高了载流子的迁移率；同时半导体层中束缚的杂质离子提供器件反型时的载流子。
进一步，对本征外延硅层进行锗离子和碳离子注入，在本征外延硅层中形成碳硅锗注入区，对栅极结构两侧的本征外延硅层、半导体层、半导体衬底进行第二离子注入形成晶体管的源/漏区时，由于锗离子和碳离子注入在第二离子注入之前，先形成碳硅锗注入区，碳硅锗注入区会抑制第二离子注入的杂质离子向栅极结构底部的本征外延硅层中扩散，将第二离子注入的杂质离子束缚在碳硅锗注入区，防止第二离子注入的杂质离子占据载流子的传输通道，提高载流子的迁移率；半导体层会抑制半导体衬底中的第二离子注入注入的杂质离子向本征外延硅层的方向扩散，将扩散的杂质离子束缚在本征外延硅层中，防止第二离子注入的杂质离子占据载流子的传输通道，提高载流子的迁移率。
附图说明
图1~图3为现有的晶体管形成过程的剖面结构示意图；
图4为本发明第一实施例晶体管形成方法的流程示意图；
图5~图10为本发明第一实施例晶体管形成过程的剖面结构示意图；
图11为本发明第二实施例晶体管形成方法的流程示意图；
图12~图17为本发明第二实施例晶体管形成过程的剖面结构示意图。
具体实施方式
发明人在现有制作晶体管的过程中发现，现有制作的晶体管，在阱区注入和源/漏区注入后，进行热处理工艺时，注入的杂质容易扩散到晶体管的沟道区，占据了沟道区载流子的传输的部分通道，降低了载流子的迁移率，从而影响晶体管的性能。为此发明人提出一种晶体管和晶体管的形成方法，在半导体衬底上形成半导体层，在半导体层上形成本征外延硅层，本征外延硅层作为晶体管导通时的沟道区，所述半导体层用于束缚半导体衬底中阱区注入的杂质离子，防止热处理时注入的杂质离子扩散到本征外延硅层，半导体层中束缚的杂质离子用于提供器件反型时的载流子，由于本征半导体层中不存在杂质离子，杂质离子不会占据载流子传输的通道，从而提高了载流子的迁移率。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
参考图4，图4为本发明第一实施例晶体管形成方法的流程示意图，包括步骤：
步骤S21，提供半导体衬底，在所述半导体衬底表面形成半导体层，所述半导体层为碳硅锗层，所述半导体层用于束缚半导体衬底中扩散的杂质离子；
步骤S22，对所述半导体层和半导体衬底进行第一离子注入，形成阱区；
步骤S23，在所述半导体层表面形成本征外延硅层；
步骤S24，在所述本征外延硅层表面形成栅极结构，栅极结构底部的本征外延硅层作为晶体管的沟道区；
步骤S25，对栅极结构两侧的本征外延硅层进行锗离子和碳离子注入，在本征外延硅层中形成碳硅锗注入区；
步骤S26，在所述栅极结构两侧的本征外延硅层、半导体层和半导体衬底内形成源/漏区。
图5~图10为本发明第一实施例晶体管形成过程的剖面结构示意图。
参考图5，提供半导体衬底200，在所述半导体衬底200表面形成半导体层201，所述半导体层201为碳硅锗层，所述半导体层201用于束缚半导体衬底200中扩散的杂质离子。
所述半导体衬底200的材料可以为单晶硅（Si）、单晶锗（Ge）、或硅锗（GeSi）、碳化硅（SiC）；也可以是绝缘体上硅（SOI），绝缘体上锗（GOI）；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
所述半导体层201的为单层结构，所述半导体层201为碳硅锗（GeSiC）层，碳硅锗层中锗的存在会使得后续阱区注入的杂质离子的扩散速度减慢，碳硅锗层中碳的存在会与碳硅锗层中的间隙式缺陷形成团簇，从而避免了杂质离子随碳硅锗层中分布的缺陷增强扩散效应，所述半导体层201束缚阱区注入后半导体衬底中向半导体层表面扩散的杂质离子，使阱区注入的杂质离子停留在半导体层201中，后续在半导体层表面形成本征外延硅层后，阱区注入的杂质离子不会扩散到本征外延硅层，从而杂质离子不会占据载流子的传输通道，提高了载流子的迁移率；同时半导体层201中束缚的杂质离子提供器件反型时的载流子。
所述半导体层201的厚度为50~200纳米，碳硅锗层中碳的摩尔百分比含量为1~10％，所述碳硅锗层中锗的摩尔百分比含量为3~40%，使得半导体层的束缚效果最佳，并能在后续形成的本征外延硅层的沟道区提供合适的应力，提高载流子的迁移率。
本实施例中，所述碳硅锗层的形成方法为原位掺杂外延工艺，形成硅锗层时，在硅锗层中原位掺杂碳离子。
在本发明的其他实施例中，所述碳硅锗层的形成方法为：采用选择外延工艺形成硅锗层，对所述硅锗层进行碳离子注入，形成碳硅锗层。
参考图6，对所述半导体层201和半导体衬底200进行第一离子注入，形成阱区202。
所述第一离子注入注入的杂质离子为N型杂质离子或P型杂质离子。所述形成的晶体管可以为NMOS晶体管也可以为PMOS晶体管，当形成的晶体管为NMOS晶体管时，所述杂质离子为P型杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种；当形成的晶体管为PMOS晶体管时，所述杂质离子为N型掺杂离子，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。本实施例中，所述形成的晶体管为NMOS晶体管，所述掺杂离子为P型杂质离子。
第一离子注入后还包括对所述半导体衬底进行退火工艺，以激活掺杂离子。
由于在半导体衬底200表面形成有半导体层201，退火时，半导体衬底200中的注入的杂质离子会向半导体层201中扩散，半导体层201为碳硅锗层，碳硅锗层会束缚扩散的杂质离子，使扩散的杂质离子保留在半导体层201中，后续在半导体层表面形成本征外延硅层时，使得杂质离子不会扩散到本征外延硅层中，以本征外延硅层作为晶体管的沟道时，提高载流子的迁移率。
参考图7，在所述半导体层201表面形成本征外延硅层203。
所述本征外延硅层203为非掺杂的单晶硅，作为晶体管的沟道区，本征外延硅层203的厚度为20~50纳米，既使沟道区保持足够的宽度，又能减小器件反型时本征外延硅层203中载流子运行的时间，并增加载流子的数量。
在形成本征外延硅层203后，还包括：形成贯穿所述本征外延硅层203、半导体层203和部分半导体衬底200的沟槽，在沟槽中填充隔离材料，形成浅沟槽隔离结构（STI）（图中未示出），所述浅沟槽隔离结构用于电性隔离相邻的有源区。所述隔离材料为氧化硅、氮化硅或氮氧化硅。
参考图8，在所述本征外延硅层203表面形成栅极结构，栅极结构底部的本征外延硅层203作为晶体管的沟道区。
所述栅极结构包括位于本征外延硅层203表面的栅介质层204和位于栅介质层表面的栅电极205。所述栅介质层204的材料是二氧化硅或者高k材料，所述栅电极205的材料是多晶硅或者金属。本实施例中所述栅介质层204的材料为二氧化硅，所述栅电极205的材料为多晶硅。
在形成栅极结构后，还包括：在栅极结构两侧的侧壁形成偏移侧墙；以所述栅极结构和偏移侧墙为掩膜，对所述栅极结构两侧的本征外延硅层203进行浅掺杂离子注入，在本征外延硅层203形成浅掺杂区（图中未示出）；在偏移侧墙表面形成主侧墙，所述偏移侧墙和主侧墙构成侧墙209。
所述偏移侧墙为材料氧化硅，所述主侧墙的材料为氮化硅，所述主侧墙也可以为氮化硅或氧化硅的叠层结构。
参考图9，对栅极结构两侧的本征外延硅层（参考图8）进行锗离子和碳离子注入，在本征外延硅层中形成碳硅锗注入区207。
进行锗离子和碳离子注入之前，在栅极结构表面形成有掩膜层。锗离子和碳离子注入后，还包括：对所述半导体衬底进行退火，所述退火的温度为900~1200摄氏度，退火的时间为10~60秒。对本征外延硅层进行锗离子和碳离子注入，在本征外延硅层中形成碳硅锗注入区207，后续对栅极结构两侧的本征外延硅层、半导体层201、半导体衬底200进行第二离子注入形成晶体管的源/漏区时，由于锗离子和碳离子注入在第二离子注入之前，先形成碳硅锗注入区207，碳硅锗注入区207会抑制第二离子注入的杂质离子向栅极结构底部的本征外延硅层中扩散，将第二离子注入的杂质离子束缚在碳硅锗注入区207，防止第二离子注入的杂质离子占据载流子的传输通道，提高载流子的迁移率。
参考图10，在所述栅极结构两侧的本征外延硅层、半导体层201和半导体衬底200内形成源/漏区208。
所述形成源/漏区208的工艺为第二离子注入，第二离子注入之前先在栅极结构表面形成掩膜层，接着以所述掩膜层和侧墙209掩膜，进行第二离子注入，在所述栅极结构两侧的本征外延硅层、半导体层201和半导体衬底200内形成源/漏区208。
本实施例中，形成的晶体管为NMOS晶体管，所述第二离子注入注入的杂质离子为N型杂质离子，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。在本发明其他实施例中，形成的晶体管为PMOS晶体管时，第二离子注入注入的杂质离子为P型杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。
第二离子注入后，还包括：对所述半导体衬底进行退火，激活掺杂离子。
由于半导体层201和碳硅锗注入区207的存在，进行第二离子注入后，半导体层201会抑制半导体衬底200中的注入的杂质离子向本征外延硅层的方向扩散，将扩散的杂质离子束缚在半导体层201中，碳硅锗注入区207会抑制栅极两侧本征外延硅层中的注入的杂质离子向栅极底部的本征外延硅层中扩散，将扩散的杂质离子束缚在碳硅锗注入区207中，从而使得第二离子注入注入的杂质离子不会扩散到栅极底部的本征外延硅层中，不会占据载流子的传输通道，提高载流子的迁移率。
利用上述方法形成的晶体管，具体请参考图10，包括：
半导体衬底200，位于半导体衬底200表面的半导体层201，所述半导体层201为单层结构，所述单层结构为碳硅锗层；
位于半导体层201表面的本征外延硅层203，位于栅极结构两侧的本征外延硅层内的碳硅锗注入区207；
位于本征外延硅层203表面的栅极结构；
位于栅极结构两侧本征外延硅层、半导体层201和半导体衬底200内的源/漏区208。
参考图11，图11为本发明第二实施例晶体管形成方法的流程示意图，包括步骤：
步骤S31，提供半导体衬底，在所述半导体衬底表面形成半导体层，所述半导体层为硅锗层和碳化硅层的堆叠结构，所述半导体层用于束缚半导体衬底中扩散的杂质离子；
步骤S32，对所述半导体层和半导体衬底进行第一离子注入，形成阱区；
步骤S33，在所述半导体层表面形成本征外延硅层；
步骤S34，在所述本征外延硅层表面形成栅极结构，栅极结构底部的本征外延硅层作为晶体管的沟道区；
步骤S35，对栅极结构两侧的本征外延硅层进行锗离子和碳离子注入，在本征外延硅层中形成碳硅锗注入区；
步骤S36，在所述栅极结构两侧的本征外延硅层、半导体层和半导体衬底内形成源/漏区。
图12~图17为本发明第二实施例晶体管形成过程的剖面结构示意图。
参考图12，提供半导体衬底300，在所述半导体衬底300表面形成半导体层303，所述半导体层303为双层的堆叠结构，包括位于半导体衬底300表面的硅锗层301和位于硅锗层301表面的碳化硅层302。
本本发明的其他实施例中，半导体层303为双层的堆叠结构，包括位于半导体衬底表面的碳化硅层和位于硅锗层表面的硅锗层。
所述半导体衬底300的材料具体请参考第一实施例。
所述半导体层303为硅锗层301（GeSi）和碳化硅层302（SiC）双层堆叠结构，硅锗层301中锗的存在会使得后续阱区注入的杂质离子的扩散速度减慢，碳化硅层302中碳的存在会与碳硅锗层中的间隙式缺陷形成团簇，从而避免了杂质离子随碳硅锗层中分布的缺陷增强扩散效应，所述半导体层303采用硅锗层301和碳化硅层302双层堆叠结构使得后续阱区注入后半导体衬底中向半导体层表面扩散的杂质离子束缚在半导体层303，使阱区注入的杂质离子停留在半导体层303中，后续在半导体层表面形成本征外延硅层后，阱区注入的杂质离子不会扩散到本征外延硅层，从而杂质离子不会占据载流子的传输通道，提高了载流子的迁移率；同时半导体层303中束缚的杂质离子提供器件反型时的载流子。
所述硅锗层301中锗的摩尔百分比含量为3%~40%，所述碳化硅层302中碳的摩尔百分比含量为3%~15%。所述硅锗层301的厚度为10~80纳米，所述碳化硅层302的厚度为10~80纳米，使得双层的堆叠结构具有很好的束缚效果，并能在后续形成的本征外延硅层的沟道区提供合适的应力，提高载流子的迁移率。
本实施例中，所述硅锗层301和碳化硅层302的形成工艺为外延工艺。
在本发明的其他实施例中，所述碳化硅层302的形成方法为：在硅锗层表面形成外延硅层，对所述外延硅层进行碳离子注入，形成碳化硅层。
参考图13，对所述半导体层303和半导体衬底300进行第一离子注入，形成阱区310。
所述第一离子注入注入的杂质离子为N型杂质离子或P型杂质离子。所述形成的晶体管可以为NMOS晶体管也可以为PMOS晶体管，当形成的晶体管为NMOS晶体管时，所述杂质离子为P型杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种；当形成的晶体管为PMOS晶体管时，所述杂质离子为N型掺杂离子，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。本实施例中，所述形成的晶体管为NMOS晶体管，所述掺杂离子为P型杂质离子。
第一离子注入后还包括对所述半导体衬底进行退火工艺，以激活掺杂离子。
由于在半导体衬底300表面形成有半导体层303，退火时，半导体衬底300中的注入的杂质离子会向半导体层303中扩散，半导体层303为硅锗层301和碳化硅层302双层堆叠结构，硅锗层301和碳化硅层302双层堆叠结构会束缚扩散的杂质离子，使扩散的杂质离子保留在硅锗层301和碳化硅层302双层堆叠结构中，后续在碳化硅层302表面形成本征外延硅层时，使得杂质离子不会扩散到本征外延硅层中，以本征外延硅层作为晶体管的沟道时，提高载流子的迁移率。
参考图14，在所述半导体层303表面形成本征外延硅层304。
所述本征外延硅层304为非掺杂的单晶硅，作为晶体管的沟道区，本征外延硅层304的厚度为20~50纳米，既使沟道区保持足够的宽度，又能减小器件反型时本征外延硅层304中载流子运行的时间，并增加载流子的数量。
在形成本征外延硅层304后，还包括：形成贯穿所述本征外延硅层304、半导体层303和部分半导体衬底300的沟槽，在沟槽中填充隔离材料，形成浅沟槽隔离结构（STI）（图中未示出），所述浅沟槽隔离结构用于电性隔离相邻的有源区。
所述隔离材料为氧化硅、氮化硅或氮氧化硅。
参考图15，在所述本征外延硅层304表面形成栅极结构，栅极结构底部的本征外延硅层304作为晶体管的沟道区。
所述栅极结构包括位于本征外延硅层304表面的栅介质层305和位于栅介质层表面的栅电极306。所述栅介质层305的材料是二氧化硅或者高k材料，所述栅电极306的材料是多晶硅或者金属。本实施例中所述栅介质层305的材料为二氧化硅，所述栅电极306的材料为多晶硅。
在形成栅极结构后，还包括：在栅极结构两侧的侧壁形成偏移侧墙；以所述栅极结构和偏移侧墙为掩膜，对所述栅极结构两侧的本征外延硅层304进行浅掺杂离子注入，在本征外延硅层304形成浅掺杂区（图中未示出）；在偏移侧墙表面形成主侧墙，所述偏移侧墙和主侧墙构成侧墙307。
所述偏移侧墙为材料氧化硅，所述主侧墙的材料为氮化硅，所述主侧墙也可以为氮化硅或氧化硅的叠层结构。
参考图16，对栅极结构两侧的本征外延硅层（参考图15）进行锗离子和碳离子注入，在本征外延硅层中形成碳硅锗注入区308。
进行锗离子和碳离子注入之前，在栅极结构表面形成有掩膜层。锗离子和碳离子注入后，还包括：对所述半导体衬底进行退火，所述退火的温度为900~1200摄氏度，退火的时间为10~60秒。
对本征外延硅层进行锗离子和碳离子注入，在本征外延硅层中形成碳硅锗注入区308，后续对栅极结构两侧的本征外延硅层、半导体层303、半导体衬底300进行第二离子注入形成晶体管的源/漏区时，由于锗离子和碳离子注入在第二离子注入之前，先形成碳硅锗注入区308，碳硅锗注入区308会抑制第二离子注入的杂质离子向栅极结构底部的本征外延硅层中扩散，将第二离子注入的杂质离子束缚在碳硅锗注入区308防止第二离子注入的杂质离子占据载流子的传输通道，提高载流子的迁移率。
参考图17，在所述栅极结构两侧的本征外延硅层、半导体层303和半导体衬底300内形成源/漏区309。
所述形成源/漏区309的工艺为第二离子注入，第二离子注入之前先在栅极结构表面形成掩膜层，接着以所述掩膜层和侧墙307掩膜，进行第二离子注入，在所述栅极结构两侧的本征外延硅层、半导体层303和半导体衬底300内形成源/漏区309。
本实施例中，形成的晶体管为NMOS晶体管，所述第二离子注入注入的杂质离子为N型杂质离子，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。在本发明其他实施例中，形成的晶体管为PMOS晶体管时，第二离子注入注入的杂质离子为P型杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。
第二离子注入后，还包括：对所述半导体衬底进行退火，激活掺杂离子。
由于半导体层303和碳硅锗注入区308的存在，进行第二离子注入后，半导体层303会抑制半导体衬底300中的注入的杂质离子向本征外延硅层的方向扩散，将扩散的杂质离子束缚在半导体层303中，碳硅锗注入区308会抑制栅极两侧本征外延硅层中的注入的杂质离子向栅极底部的本征外延硅层中扩散，将扩散的杂质离子束缚在碳硅锗注入区308中，从而使得第二离子注入注入的杂质离子不会扩散到栅极底部的本征外延硅层中，不会占据载流子的传输通道，提高载流子的迁移率。
利用上述方法形成的晶体管，具体请参考图17，包括：
半导体衬底300，位于半导体衬底300表面的半导体层301，所述半导体层201双层的堆叠结构，包括位于半导体衬底300表面的硅锗层301和位于硅锗层301表面的碳化硅层302；
位于半导体层303表面的本征外延硅层304，位于栅极结构两侧的本征外延硅层内的碳硅锗注入区308；
位于本征外延硅层304表面的栅极结构；
位于栅极结构两侧本征外延硅层304、半导体层303和半导体衬底300内的源/漏区309。
综上，本发明实施例提供的晶体管和晶体管的形成方法，形成半导体层，所述半导体层用于束缚阱区注入后半导体衬底中向半导体层表面扩散的杂质离子，使阱区注入的杂质离子停留在半导体层中，在半导体层表面形成本征外延硅层后，阱区注入的杂质离子不会扩散到本征外延硅层，从而杂质离子不会占据载流子的传输通道，提高了载流子的迁移率；同时半导体层中束缚的杂质离子提供器件反型时的载流子。
进一步，对本征外延硅层进行锗离子和碳离子注入，在本征外延硅层中形成碳硅锗注入区，对栅极结构两侧的本征外延硅层、半导体层、半导体衬底进行第二离子注入形成晶体管的源/漏区时，由于锗离子和碳离子注入在第二离子注入之前，先形成碳硅锗注入区，碳硅锗注入区会抑制第二离子注入的杂质离子向栅极结构底部的本征外延硅层中扩散，将第二离子注入的杂质离子束缚在碳硅锗注入区，防止第二离子注入的杂质离子占据载流子的传输通道，提高载流子的迁移率；半导体层会抑制半导体衬底中的第二离子注入注入的杂质离子向本征外延硅层的方向扩散，将扩散的杂质离子束缚在本征外延硅层中，防止第二离子注入的杂质离子占据载流子的传输通道，提高载流子的迁移率。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (20)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成半导体层，所述半导体层用于束缚半导体衬底中扩散的杂质离子；
在所述半导体层表面形成本征外延硅层；
在所述本征外延硅层表面形成栅极结构，栅极结构底部的本征外延硅层作为晶体管的沟道区；
在所述栅极结构两侧的本征外延硅层、半导体层和半导体衬底内形成源/漏区。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述半导体层为单层结构，所述单层结构为碳硅锗层。
3.如权利要求2所述的晶体管的形成方法，其特征在于，所述碳硅锗层中碳的摩尔百分比含量为1%~10%，所述碳硅锗层中锗的摩尔百分比含量为3%~40%。
4.如权利要求2所述的晶体管的形成方法，其特征在于，所述碳硅锗层的厚度为50~200纳米。
5.如权利要求2所述的晶体管的形成方法，其特征在于，所述碳硅锗层的形成方法为原位掺杂碳离子的外延工艺。
6.如权利要求2所述的晶体管的形成方法，其特征在于，所述碳硅锗层的形成方法为：采用选择外延工艺形成硅锗层，对所述硅锗层进行碳离子注入，形成碳硅锗层。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述半导体层为硅锗层和碳化硅层的堆叠结构。
8.如权利要求7所述的晶体管的形成方法，其特征在于，所述硅锗层中锗的摩尔百分比含量为3%~40%。
9.如权利要求7所述的晶体管的形成方法，其特征在于，所述碳化硅层中碳的摩尔百分比含量为3%~15%。
10.如权利要求7所述的晶体管的形成方法，其特征在于，所述硅锗层的厚度为10~80纳米，所述碳化硅层的厚度为10~80纳米。
11.如权利要求1所述的晶体管的形成方法，其特征在于，所述本征外延硅层的厚度为20~50纳米。
12.如权利要求1所述的晶体管的形成方法，其特征在于，所述形成半导体层后，还包括，对所述半导体层和半导体衬底进行第一离子注入，形成阱区。
13.如权利要求1所述的晶体管的形成方法，其特征在于，所述形成源/漏区之前，还包括，对栅极结构两侧的本征外延硅层进行锗离子和碳离子注入，在本征外延硅层中形成碳硅锗注入区。
14.一种晶体管，其特征在于，包括:
半导体衬底，位于半导体衬底表面的半导体层；
位于半导体层表面的本征外延硅层；
位于本征外延硅层表面的栅极结构；
位于栅极结构两侧本征外延硅层、半导体层和半导体衬底内的源/漏区。
15.如权利要求14所述的晶体管，其特征在于，所述半导体层为单层结构，所述单层结构为碳硅锗层。
16.如权利要求15所述的晶体管，其特征在于，所述碳硅锗层中碳的摩尔百分比含量为1%~10%，所述碳硅锗层中锗的摩尔百分比含量为3%~40%
17.如权利要求14所述的晶体管，其特征在于，半导体层为硅锗层和碳化硅层的堆叠结构。
18.如权利要求17所述的晶体管，其特征在于，所述硅锗层中锗的摩尔百分比含量为3%~40％，所述碳化硅层中碳的摩尔百分比含量为3%~15%。
19.如权利要求14所述的晶体管，其特征在于，所述本征外延硅层的厚度为20~50纳米。
20.如权利要求14所述的晶体管，其特征在于，还包括，位于栅极结构两侧的本征外延硅层内的碳硅锗注入区。
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